[发明专利]一种3GPP LTE中的解速率匹配装置和方法

权利要求书

1.一种3GPP LTE中的turbo编码信道并行解速率匹配装置，包括：

输入缓存RAM，用于缓存输入数据；

解重发模块，用于解交织操作之前对输入缓存RAM中发送的数据进行合并并写回输入缓存RAM；

输入缓存RAM读控制器和比特分离装置，用于从输入缓存RAM中分离系统码和校验码，在输出过程中完成填充比特的恢复，恢复的比特数据直接写入解交织RAM，并且在打孔模式下完成解打孔操作；

解交织RAM写控制器，用于进行并行4个符号的写解交织RAM操作，并行写入的过程中对解交织RAM的列地址作偏移；

解交织RAM读控制器，用于读取解交织RAM，并且所读取的数据均是并行4个符号的读操作；

解交织RAM，划分成M*M个子RAM，用于按照所述解交织RAM写控制器生成的地址来缓存所述输入缓存RAM读控制器和比特分离装置输出的数据，然后按照所述解交织RAM读控制器生成的地址读出数据，完成解交织。

2.权利要求1所述的装置，其中，输入缓存RAM采用的宽度为8个符号，深度为G/8。

3.权利要求1所述的装置，其中，所述解重发模块最大并行时一次读写8个符号，在输入缓存RAM输出时完成数据的合并，然后将合并结果写回到输入缓存RAM。

4.权利要求1所述的装置，其中，所述输入缓存RAM读控制器和比特分离装置用于从输入缓存RAM中的相应地址取数，经过解打孔处理后按照先系统码后校验码的顺序输出，并给出读写控制信号。

5.权利要求4所述的装置，其中，所述输入缓存RAM读控制器和比特分离装置采用不连续的读输入缓存RAM而连续写解交织RAM的方式。

6.权利要求1所述的装置，其中，所述解交织RAM包括三组相互独立的子块解交织RAM，用于分别存放处理完毕的S、P1和P2数据流。

7.权利要求6所述的装置，其中，所述子块解交织RAM的地址总深度为6172，宽度为1个符号。

8.权利要求1所述的装置，其中，所述解交织RAM写控制器对于所述输入缓存RAM读控制器和比特分离装置输出的前D个符号，控制写入子块解交织RAM S，对于所述输入缓存RAM读控制器和比特分离装置输出的后2D个符号，间隔写入子块解交织RAM P1和P2，其中，D为数据流解交织后的长度。

9.权利要求8所述的装置，其中，所述解交织RAM写控制器将生成的写地址反馈给所述输入缓存RAM读控制器和比特分离装置，用于后者填充比特的恢复操作。

10.权利要求1所述的装置，其中，所述解交织RAM读控制器用于产生解交织RAM的读地址，包括：

当系统码和校验码全部写入解交织RAM中，产生读使能信号，使得三个解交织RAM同时并行输出解交织后的数据给外部turbo解码器；

读取解交织RAM，每次并行读4个数；根据解交织RAM写控制器的生成地址，得到解交织子RAM的4个并行片选信号和读地址；

对于系统码和校验信息1，每个时钟周期直接读出4个符号；对于校验信息2，每次读出的4个符号中的前三个和寄存器中的符号组成新的4个并行符号输出，而每次读出的4个符号中的最后一个寄存在寄存器中作为下个时钟周期输出时用。

11.一种3GPP LTE中的turbo编码信道并行解速率匹配方法，包括：

步骤10)、输入数据存储到输入缓存RAM中；

步骤20)、在解重发模式下，解重发模块读出输入缓存RAM中的数据完成合并后写回输入缓存RAM；

步骤30)、输入缓存RAM读控制器和比特分离装置读出输入缓存RAM中的数据完成数据的比特分离和解打孔操作；

步骤40)、比特分离的数据通过解交织RAM写控制器写入解交织RAM，再由解交织RAM读控制器读出，完成解交织操作。

12.权利要求11所述的方法，其中，步骤20)中，解重发模块最大并行时一次读写8个符号，在输入缓存RAM输出时完成数据的合并，然后将结果写回到输入缓存RAM。