[实用新型]基于互关总线的嵌入式异构CPU阵列系统无效
| 申请号： | 200920103834.X | 申请日： | 2009-07-24 |
| 公开（公告）号： | CN201540569U | 公开（公告）日： | 2010-08-04 |
| 发明（设计）人： | 满梦华;巨政权;褚杰;周永学;原亮 | 申请（专利权）人： | 原亮 |
| 主分类号： | G06F15/80 | 分类号： | G06F15/80;G06F13/38 |
| 代理公司： | 石家庄国域专利商标事务所有限公司 13112 | 代理人： | 胡澎 |
| 地址： | 050011 河北省石家*** | 国省代码： | 河北;13 |
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| 摘要： | 本实用新型涉及一种基于互关总线的嵌入式异构CPU阵列系统，包括有若干冗余子系统，所有冗余子系统均经互关总线相互连接，形成阵列结构；冗余子系统是由一个CPU配接独立的Flash外存模块F、本地高速内存模块M、全局信息存储模块T和外设I/O接口模块所形成；系统使用物理指标各不相同的CPU；互关总线为34线结构，包括有32条数据线、1条时钟线和1条功能信号线，具有完整传输协议；所有冗余子系统的CPU将其34个通用端口通过“逻辑与”方式与互关总线相连接，每个连接到互关总线的CPU都具有唯一的识别标记和优先级；系统中的某一冗余子系统被配置成为校验模块，将经过校验的多数结果作为系统的最终输出。 | ||
| 搜索关键词： | 基于 总线 嵌入式 cpu 阵列 系统 | ||
【主权项】：
一种基于互关总线的嵌入式异构CPU阵列系统，其特征在于该系统包括有若干冗余子系统，所有冗余子系统均经互关总线相互连接，形成阵列结构；所述冗余子系统是由一个CPU配接独立的Flash外存模块F、本地高速内存模块M、全局信息存储模块T和外设I/O接口模块；所述互关总线为34线制总线结构，包括有32条数据线DATA、1条时钟线CLK和1条功能信号线FUN；所有冗余子系统的CPU将其34个通用端口通过“逻辑与”方式与34线制的所述互关总线相连接。
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