[实用新型]基于互关总线的嵌入式异构CPU阵列系统

说明书

技术领域

本实用新型涉及一种计算机系统，具体地说是一种基于互关总线的嵌入式异构CPU阵列系统。

背景技术

随着嵌入式系统应用的日益广泛和不断深入，控制环节在整个被嵌入的设备中发挥着越来越重要的作用。作为控制器核心的集成电路，现已获得突飞猛进的发展。电路集成度的提高，导致其对各种电磁能量越来越敏感。随着各种电磁辐射体如雷达、通信设备、导航设备等辐射源的功率的不断加大和频谱的增宽，再加上系统自身存在的电磁辐射和静电等问题，使得许多类型的控制系统在其有限的空间范围内面临着更加复杂和恶劣的电磁环境。高度电子化的设备在如此环境下，其工作效果自然会受到很大影响。情况较为严重时，甚至连其生存能力都会受到一定的威胁。

一般而言，电路集成度越高，电磁效应则越为明显；承担的任务越复杂，各类干扰造成的后果就越严重。在恶劣的电磁环境下，嵌入式系统的抗干扰、抗毁伤能力，主要就体现在集成电路芯片的抗干扰、抗毁伤能力上。而且，集成电路本身对于应用环境中的电磁干扰的抵抗能力也是较差的。

集成电路通常的抗扰措施就是加强屏蔽和改善电路布线结构等，以尽量减少外部电磁环境对其内部电路的影响。但随着电磁干扰规模的不断扩大，形式越发复杂，许多传统且行之有效的电磁防护措施和抗扰手段会受到许多限制，常常难以奏效。

发明内容

本实用新型的目的就是提供一种基于互关总线的嵌入式异构CPU阵列系统，以解决集成电路抗扰和电磁防护措施受限的问题，从而使整个系统能够满足在不同层面上的多种安全运行要求，系统的安全性和可靠性得到提高。

本实用新型是这样实现的：一种基于互关总线的嵌入式异构CPU阵列系统，该系统包括有若干冗余子系统，所有冗余子系统均经互关总线相互连接，形成阵列结构；

所述冗余子系统是由一个CPU配接独立的Flash外存模块F、本地高速内存模块M、全局信息存储模块T和外设I/O接口模块；

所述互关总线为34线制总线结构，具有完整传输协议，并包括有32条数据线DATA、1条时钟线CLK和1条功能信号线FUN；

所有冗余子系统的CPU将其34个通用端口通过“逻辑与”方式与34线制的所述互关总线相连接，每个连接到所述互关总线的器件都具有唯一的识别标记和优先级；

在系统中有一个冗余子系统配置成为校验模块，系统的最终输出为经过校验的多数结果。

在本实用新型中，各冗余子系统中所用CPU的类型或物理指标互不相同，形成异构CPU阵列。

所述冗余子系统即可按照多主机方式分别运行独立的操作系统；也可配置成为一主多辅的方式，运行在同一个操作系统之下。

所述互关总线的时钟线CLK的时钟采用动态获取和主传主发模式，供多主机控制，具有优先级可编程、单一的数据字校验、时钟校验、冲突检测和仲裁机制。

所述冗余子系统的优先级是动态可变的，既可以是同级别的，也可以是不同级别的。所有冗余子系统均在互关总线联接下经编程的方式对数据传输的优先级予以选择，即用户程序可以通过编程方式进行各个CPU数据传输优先级的确定。

本实用新型的实质就是实现了一种建立在互关总线基础上的、由多个异构CPU所组成的阵列结构及系统，这种异构CPU阵列系统可按照嵌入式计算机方式运行。

异构CPU阵列中的冗余子系统可以使用同一个操作系统，或将同一操作系统分别使用在独立运行的CPU中，即并行运行同一类型的操作系统。此外，这种异构CPU阵列还可以按照多主机方式分别运行不同的操作系统。当然，本发明异构CPU阵列所有冗余子系统最终在应用层面是运行同样的应用程序。

由于CPU的类型不同，其逻辑电路的实现方式、工作模式、指令集、软件环境以及编程方式等也就均有不同。正是由于各种异构CPU在原理设计(CISC和RISC，哈佛结构和冯·诺依曼结构等)、实现方式(ASIC和FPGA等)和半导体材质(CMOS和双极型等)上存在较大的差异性，使其对于不同类型工作环境(例如复杂电磁环境)干扰的耐受程度也有所不同。因此，在一个特定的恶劣工作环境中，只要不是全局性的毁损，只要阵列中有一个CPU还在运行，就能得到运行结果。

由于这种方式构成的计算机系统依靠内部的各CPU模块能够建立一种“平行”运行的模式，相互校验并进行错误检测和制约，因此，整体表现为一个高度可靠的工作系统，成为控制系统在电磁干扰等恶劣环境下所采取的一个有效防护手段。