[发明专利]用于LDPC码的改进型半并行译码器和译码方法

摘要

用于LDPC码的改进型半并行译码器，包括各变量节点单元VNU(11)、LLR值交织模块(12)、基础矩阵存储单元RAM(13)、LLR值反交织模块(14)、译码判决模块(15)和各校验节点单元CNU(16)；所述译码器(10)接收LDPC码字的LLR值，各变量节点单元对其进行行迭代，并修正各变量节点单元内的LLR_Q；所述LLR值交织模块(12)获得各变量节点单元内修正后的LLR_Q，更新各校验节点单元中LLR_R值；各校验节点单元列迭代，得到各校验节点单元的修正LLR_R以及译码器的输出译码结果。本发明有益效果在于：可以仅对现今通用的译码算法及译码器结构做少量修改就实现LDPC码的成功译码。

主权项

一种用于LDPC码的改进型半并行译码器(10)，适用CMMB系统，所述LDPC码的校验矩阵H是一个M×N的矩阵，每行元素中有ρ个“1”，每列元素中有γ个“1”，该校验矩阵H可划分为J个大小为M0×N的行块或L个大小为M×N0的列块，其中M＝M0×J，N＝N0×L；校验矩阵H第1个大小为M0×N的行块为行基础矩阵，表示为H0，h或缩略码表形式Habbr，h；校验矩阵H第1个大小为M×N0的列块为列基础矩阵，表示为H0，v或缩略码表形式Habbr，v，其特征在于：所述译码器包括各变量节点单元VNU(11)、LLR值交织模块(12)、基础矩阵存储单元RAM(13)、LLR值反交织模块(14)、译码判决模块(15)和各校验节点单元CNU(16)；所述译码器(10)接收LDPC码字的LLR值Y＝(y0，y1，...，yN‑1，yN)，由各变量节点单元VNU(11)对其进行并行行迭代，然后修正对应各变量节点单元VNU(11)内的LLR_Q；所述LLR值交织模块(12)获得各变量节点单元VNU(11)内修正后的LLR值LLR_Q，并更新各校验节点单元CNU(16)中LLR_R值；各校验节点单元CNU(16)并行列迭代，得到各校验节点单元CNU(16)的修正LLR值LLR_R以及译码器的输出译码结果V＝(v0，v1，...，vK‑1，vK)。