[发明专利]用于LDPC码的改进型半并行译码器和译码方法

权利要求书

1.一种用于LDPC码的改进型半并行译码器(10)，适用CMMB系统，所述LDPC码的校验矩阵H是一个M×N的矩阵，每行元素中有ρ个“1”，每列元素中有γ个“1”，该校验矩阵H可划分为J个大小为M₀×N的行块或L个大小为M×N₀的列块，其中M＝M₀×J，N＝N₀×L；校验矩阵H第1个大小为M₀×N的行块为行基础矩阵，表示为H_0，h或缩略码表形式H_abbr，h；校验矩阵H第1个大小为M×N₀的列块为列基础矩阵，表示为H_0，v或缩略码表形式H_abbr，v，其特征在于：

所述译码器包括各变量节点单元VNU(11)、LLR值交织模块(12)、基础矩阵存储单元RAM(13)、LLR值反交织模块(14)、译码判决模块(15)和各校验节点单元CNU(16)；

所述译码器(10)接收LDPC码字的LLR值Y＝(y₀，y₁，...，y_N-1，y_N)，由各变量节点单元VNU(11)对其进行并行行迭代，然后修正对应各变量节点单元VNU(11)内的LLR_Q；所述LLR值交织模块(12)获得各变量节点单元VNU(11)内修正后的LLR值LLR_Q，并更新各校验节点单元CNU(16)中LLR_R值；各校验节点单元CNU(16)并行列迭代，得到各校验节点单元CNU(16)的修正LLR值LLR_R以及译码器的输出译码结果

V＝(v₀，v₁，...，v_K-1，v_K)。

2.如权利要求1所述的改进的改进型半并行译码器(10)，其特征在于：

所述基础矩阵存储单元(13)用于存储行基础矩阵H_0.h和列基础矩阵H_0，v。

3.如权利要求1所述的改进型半并行译码器(10)，其特征在于：

所述半并行译码器(10)有J个变量节点单元VNU(11)，各变量节点单元VNU(11)包括行迭代计算模块(111)和LLR_Q存储模块RAM_h(112)，所述LLR_Q存储模块RAM_h(112)用于存储LLR_Q，其大小为M₀×ρ。

4.如权利要求1所述的改进型半并行译码器(10)，其特征在于：

所述LLR_Q存储模块RAM_h(112)中LLR_Q初始值为0。

5.如权利要求1或3所述的改进型半并行译码器(10)，其特征在于：

所述第k个变量节点单元VNU(11)(k＝0，1，…，J-1)将接收到的LDPC码字的LLR值Y＝(y₀，y₁，...，y_N-1，y_N)左循环移位N₀×k得到作行迭代，用迭代结果将该变量节点单元VNU(11)对应的LLR_Q存储模块RAM_h(112)中的LLR_Q值更新为：

LLR_Q_k(i，j)＝Y_k(H_abbr，h(i，j))

(i＝0，1，…，M₀)(j＝0，1，…，ρ)

6.如权利要求1所述的改进型半并行译码器(10)，其特征在于：

所述半并行译码器有L个校验节点单元CNU(16)，各校验节点单元CNU(16)包括列迭代计算模块(161)和LLR_R存储模块RAM_v(162)和硬译码结果的存储模块RAM(163)，所述LLR_R存储模块RAM_v(162)用于存储LLR_R，其大小为γ×N₀。

7.如权利要求1所述的改进型半并行译码器(10)，其特征在于：

所述LLR_R存储模块RAM_v(162)中LLR_R初始值为0。