[发明专利]非易失性电荷俘获存储器件和逻辑CMOS器件的集成器件有效
| 申请号： | 200880000919.3 | 申请日： | 2008-05-23 |
| 公开（公告）号： | CN101606236A | 公开（公告）日： | 2009-12-16 |
| 发明（设计）人： | 克里希纳斯瓦米·库马尔;瑞文达·凯普瑞;杰里米·沃伦 | 申请（专利权）人： | 赛普拉斯半导体公司 |
| 主分类号： | H01L21/336 | 分类号： | H01L21/336 |
| 代理公司： | 上海浦一知识产权代理有限公司 | 代理人： | 丁纪铁 |
| 地址： | 美国加利*** | 国省代码： | 美国;US |
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| 摘要： | 本发明所公开的半导体结构和方法形成相同。半导体结构包括一个衬底，具有非易失性俘获电荷存储器件倾向于第一区域和一个逻辑器件倾向于第二区域。俘获电荷介质堆可能会形成以后形成阱和沟道的逻辑器件。可避免HF前频清除和SC1清除来提高非易失性俘获电荷存储器件阻挡层的质量。非易失性俘获电荷器件。阻挡层可能热氧化或氮化MOS逻辑栅阻挡层时被热氧化或氮化以增加阻挡层密度。利用多层衬底高压逻辑器件的源漏注入并阻碍非易失性电荷俘获存储器件硅化合金。 | ||
| 搜索关键词： | 非易失性 电荷 俘获 存储 器件 逻辑 cmos 集成 | ||
【主权项】：
1.一种构成半导体结构的方法，其特征在于，包含：在半导体衬底第一区域注入第一种掺杂剂以形成一个PMOS晶体管N型阱；以及在形成PMOS晶体管N型阱后的半导体衬底第二区域上方形成非易失性俘获电荷介质堆栈，非易失性俘获电荷介质堆栈包括电荷俘获层上的阻挡层，形成在半导体衬底上的隧穿层上。
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H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
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