[发明专利]非易失性电荷俘获存储器件和逻辑CMOS器件的集成器件

说明书

相关申请参考

本申请申明了于2007年5月25日在美国临时申请的专利，申请(专利)号 60/940,148，和2007年5月25日在美国临时申请的专利，申请(专利)号60/940,137， 在此作为全文参考。

技术领域

本发明属于半导体器件领域，尤其属于非易失性俘获电荷存储器件与逻辑CMOS器 件相结合。

背景技术

集成电路的有效缩放比例能够提高电子器件性能。更小的缩放比例提高给定范围 内功能单元密度，附带提高器件处理速度。但是，器件尺寸缩放也并非没有问题。例如： 优化缩小的器件性能变得日趋困难。非易失性电荷俘获存储器件尤其如此，数据保持和 灵敏性由于器件尺寸的缩小而变得更加困难。

除缩放器件尺寸之外，系统集成芯片也增强电子器件功能性。这样的结构可以进 行合并，例如，将一个存储器件置于作为一个逻辑器件的相同的衬底上以减少制造成本， 同时增加存储器与逻辑器件之间的通信带宽。

在整合这些不同器件的系统集成芯片过程中存在问题，因为逻辑MOS器件制造过 程可能和存储器件的制造过程相妨碍，反之亦然。这样一种两难境地，可能会发生，例 如，当集成逻辑MOS栅氧化层进程模块与制造介质堆叠的存储器件时。此外，植入加工 的逻辑器件中的沟道和阱也可能对存储器件介质堆有害，后者可能会对前者产生问题。 至于另一个例子，硅化接触，对逻辑晶体管有利，可能对非易失性俘获电荷存储器件起 到相反的作用。

此外，操作一个非易失性存储器件可能需要相对较高的电压(HV)，通常至少10V。 然而，传统工艺在制造规模逻辑器件时通常采用5V或更低电压。这种低压器件可能缺 乏足够高的击穿电压接口与存储器件直接接口。

附图说明

本发明所列的图表用来举例，但并不局限于此，其中：

图1所示的流程图，根据本发明特别的实施例，描绘在一个非易失性俘获电荷存储 器件集成MOS逻辑制造工艺中采用的一系列特别模块。

图2A和图2B所示的流程图，根据本发明特别的实施例，描绘实施如图1中所示的 特定模块，集成逻辑MOS栅结构和非易失性俘获电荷介质堆所采用一系列特殊操作。

图3A所示为根据本发明一个优选实施例，当衬底上MOS和HV MOS区域被覆盖上一 层屏蔽氧化膜时，形成在其中进行SONOS沟道注入的半导体结构。

图3B所示为根据本发明一个优选实施例，在半导体结构的形成中，SONOS俘获电荷 介质堆成型并且MOS和HV MOS被清除以形成第一栅绝缘层。

图3C所示为根据本发明一个优选实施例，在半导体结构的形成中，在MOS和HV MOS 区域形成第一栅绝缘体层。

图3D所示为根据本发明一个优选实施例，其中当MOS区域中的第一栅绝缘体层在 衬底的一个第三区域被打开形成第二栅绝缘层时，SONOS和HV SONOS器件区域被掩藏。

图3E所示为根据本发明一个优选实施例，在半导体结构的形成中，在MOS区域形 成第二栅绝缘体层。

图3F所示为根据本发明一个优选实施例，在半导体结构的形成中，SONOS氧化阻挡 层，HV MOS栅绝缘体层和MOS栅绝缘层被氮化。

图3G所示为根据本发明一个优选实施例，在半导体结构的形成中，栅极层被堆积。

图3H所示为根据本发明一个优选实施例，在半导体结构的形成中，栅电极形成。

图3I所示为根据本发明一个优选实施例，在半导体结构的形成中，栅侧墙形成。

图3J所示为根据本发明一个优选实施例，在半导体结构的形成中，电荷俘获介质 及栅介质被移动从而与侧墙相连，以完成栅堆栈的定义。

图4A所示为根据本发明一个优选实施例，在半导体结构的形成中，该半导体结构 在单一衬底具有一个有相连侧墙的SONOS栅堆栈和一个有相连侧墙的HV MOS和MOS器 件栅堆栈。

图4B所示为根据本发明一个优选实施例，在半导体结构的形成中，在SONOS和逻 辑器件上有一个多层垫层。

图4C所示为根据本发明一个优选实施例，在半导体结构的形成中，将多层垫层的 顶层蚀刻成可抛弃侧墙。