[发明专利]半导体器件的制造方法无效
申请号: | 200810161206.7 | 申请日: | 2008-09-18 |
公开(公告)号: | CN101393848A | 公开(公告)日: | 2009-03-25 |
发明(设计)人: | 町田洋弘 | 申请(专利权)人: | 新光电气工业株式会社 |
主分类号: | H01L21/00 | 分类号: | H01L21/00;H01L21/82;H01L21/78 |
代理公司: | 北京天昊联合知识产权代理有限公司 | 代理人: | 顾红霞;彭 会 |
地址: | 日本*** | 国省代码: | 日本;JP |
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摘要: | 本发明公开一种半导体器件的制造方法,在该方法中,在半导体基板的划线区中形成对准图案,在形成于半导体基板上的绝缘层中布置用于使划线区露出的穿通槽。基于对准图案对配线图案的形成位置进行对准,使金属层图案化,从而形成配线图案。 | ||
搜索关键词: | 半导体器件 制造 方法 | ||
【主权项】:
1. 一种半导体器件的制造方法,所述方法包括:半导体芯片形成步骤,在半导体基板的多个半导体芯片形成区中形成多个半导体芯片;对准图案形成步骤,在半导体基板的半导体芯片形成区之间设置的划线区中形成对准图案;内部连接端子形成步骤,在半导体芯片的电极焊盘上形成内部连接端子;绝缘层形成步骤,在上面形成有半导体芯片的半导体基板上形成具有穿通槽的绝缘层,并使穿通槽处于与半导体基板的划线区相对的状态;金属层形成步骤,在绝缘层上形成金属层;配线图案形成步骤,基于对准图案使待与内部连接端子电连接的配线图案的形成位置对准,基于所述形成位置使金属层图案化,从而形成配线图案;以及切割步骤,在配线图案形成步骤之后对半导体基板的与划线区相对应的部分进行切割。
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H01 基本电气元件
H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造
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H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
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