[发明专利]数据处理系统无效
| 申请号: | 200810145382.1 | 申请日: | 2008-08-07 |
| 公开(公告)号: | CN101377763A | 公开(公告)日: | 2009-03-04 |
| 发明(设计)人: | 野野村到 | 申请(专利权)人: | 株式会社瑞萨科技 |
| 主分类号: | G06F13/38 | 分类号: | G06F13/38;G06F9/38 |
| 代理公司: | 北京市金杜律师事务所 | 代理人: | 王茂华 |
| 地址: | 日本*** | 国省代码: | 日本;JP |
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| 摘要: | 本发明提供一种数据处理系统,包括具有发起单元(105)的第一半导体集成电路和具有目标单元(112)的第二半导体集成电路,发起单元对目标单元发送请求包,目标单元对发起单元发送响应包,进行分割处理连接。具有对发起单元发送的请求包数量和接收的响应包的数量的差值即可同时并行处理的请求数量计数的可同时并行处理的请求数量计数电路,控制响应包发送数以使上述可同时并行处理的请求数量计数电路的计数值在目标单元能处理的可同时并行处理的请求数量以下。能动态地将可同时并行处理的请求数量变为适当的数,从而抑制发行请求包到取得响应包的最大等待时间。使基于可同时并行处理的请求数量的可变流控制成为可能。 | ||
| 搜索关键词: | 数据处理系统 | ||
【主权项】:
1.一种数据处理系统,包括:具有发起单元的第一半导体集成电路;具有目标单元的第二半导体集成电路;以及连接上述发起单元和上述目标单元的接口信号线,上述发起单元将请求包发送给上述目标单元,上述目标单元将响应包发送给上述发起单元,据此来进行包基的分割处理连接,其中:上述发起单元具有对已发送的请求包的数量和接收到的响应包的数量的差分值即可同时并行处理的请求数量进行计数的可同时并行处理的请求数量计数电路,并控制请求包发送数量,以使上述可同时并行处理的请求数量计数电路的计数值为目标单元能处理的可同时并行处理的请求数量以下。
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