[发明专利]数据处理系统无效
| 申请号: | 200810145382.1 | 申请日: | 2008-08-07 |
| 公开(公告)号: | CN101377763A | 公开(公告)日: | 2009-03-04 |
| 发明(设计)人: | 野野村到 | 申请(专利权)人: | 株式会社瑞萨科技 |
| 主分类号: | G06F13/38 | 分类号: | G06F13/38;G06F9/38 |
| 代理公司: | 北京市金杜律师事务所 | 代理人: | 王茂华 |
| 地址: | 日本*** | 国省代码: | 日本;JP |
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| 摘要: | |||
| 搜索关键词: | 数据处理系统 | ||
1.一种数据处理系统,包括:具有发起单元的第一半导体集成电路;具有目标单元的第二半导体集成电路;以及连接上述发起单元和上述目标单元的接口信号线,上述发起单元将请求包发送给上述目标单元,上述目标单元将响应包发送给上述发起单元,据此来进行包基的分割处理连接,其中:
上述发起单元具有对已发送的请求包的数量和接收到的响应包的数量的差分值即可同时并行处理的请求数量进行计数的可同时并行处理的请求数量计数电路,并控制请求包发送数量,以使上述可同时并行处理的请求数量计数电路的计数值为目标单元能处理的可同时并行处理的请求数量以下。
2.根据权利要求1所述的数据处理系统,其中:
上述目标单元具有保持能处理的可同时并行处理的请求数量的可同时并行处理的请求数量寄存器,
上述发起单元读出上述可同时并行处理的请求数量寄存器的值,并控制请求包发送数量,以使上述读出的值为上述可同时并行处理的请求数量计数电路的计数值以下。
3.根据权利要求1所述的数据处理系统,其中:
上述目标单元具有保持能处理的可同时并行处理的请求数量的可同时并行处理的请求数量寄存器,
上述发起单元在上述可同时并行处理的请求数量寄存器中设定可同时并行处理的请求数量,并控制请求包发送数量,以使上述设定的值为上述可同时并行处理的请求数量计数电路的计数值以下。
4.根据权利要求1所述的数据处理系统,其中:
上述发起单元使用与请求包相同的传送路径来向上述目标单元发送中断包,
上述目标单元根据接收到的中断包来生成中断信号。
5.根据权利要求1所述的数据处理系统,其中:
上述目标单元使用与响应包相同的包传送路径来向上述发起单元发送中断包,
上述发起单元根据接收到的中断包来生成中断信号。
6.根据权利要求2或3所述的数据处理系统,其中:
上述目标单元具有能保持与上述可同时并行处理的请求数量寄存器中保持的最大可同时并行处理的请求数量对应的数量的信息包数据的多个缓冲器,切断向没有必要保持与上述可同时并行处理的请求数量寄存器中保持的可同时并行处理的请求数量对应的数量的信息包数据的缓冲器的电力供给。
7.根据权利要求2或3所述的数据处理系统,其中:
上述目标单元具有能保持与上述可同时并行处理的请求数量寄存器中保持的最大可同时并行处理的请求数量对应的数量的信息包数据的多个缓冲器,切断向没有必要保持与上述可同时并行处理的请求数量寄存器中保持的可同时并行处理的请求数量对应的数量的信息包数据的缓冲器的时钟信号供给。
8.根据权利要求1所述的数据处理系统,其中:
上述发起单元向上述目标单元供给用于对请求包进行译码的第一密钥和用于对响应包进行加密的第二密钥;
上述目标单元使用上述第一密钥对接收到的请求包进行译码,并使用上述第二密钥对要发送的响应包进行加密。
9.一种数据处理系统,包括:具有发起单元的第一半导体集成电路;具有目标单元的第二半导体集成电路;以及连接上述发起单元和上述目标单元的接口信号线,上述发起单元将请求包发送给上述目标单元,上述目标单元将响应包发送给上述发起单元,据此来进行包基的分割处理连接,其中:
上述发起单元具有对已发送的读访问请求包的数量和接收到的读访问响应包的数量的差分值即可同时并行处理的读请求数量进行计数的可同时并行处理的读请求数量计数电路,并控制读访问请求包的发送数量,以使上述可同时并行处理的读请求数量计数电路的计数值为目标单元能处理的可同时并行处理的读请求数量以下。
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