[发明专利]并联型解码器

摘要

本发明涉及一种并联型解码器，其可以利用低速时钟信号对传输率高速且借助码长较长的码编码后的信号进行相关来解码。输入电信号输入到分路器，被二分支成第1输入电信号和第2输入电信号。第1输入电信号输入到输入电信号延迟电路，被给予与码的码片周期相等的时间延迟，作为延迟第1输入电信号生成并输出。延迟第1输入电信号被输入到第1匹配滤波器进行相关处理，作为第1相关信号生成并输出。另一方面，第2输入电信号被输入到第2匹配滤波器进行相关处理，作为第2相关信号生成并输出。第1相关信号和第2相关信号被输入到合成电路，生成合成信号并输出。合成信号被输入到判断电路，生成解码信号并输出。

主权项

1. 一种并联型解码器，其特征在于，所述并联型解码器具有：控制信号生成部，其从由外部输入的、对数据信号进行编码而得到的输入电信号提取频率与码扩散率相当的时钟信号，生成频率为该时钟信号频率的1/2的1/2分频时钟信号、以及频率与所述数据信号的基率相当的基率时钟信号并输出；以及解码部，其被输入所述输入电信号，将该输入电信号解码，生成解码信号并输出，所述解码部包括：分路器，其将所述输入电信号二分支成第1输入电信号和第2输入电信号；输入电信号延迟电路，其被输入所述第1输入电信号，对该第1输入电信号给予与分配给构成码的1个码片的时间相等的时间延迟，生成延迟第1输入电信号并输出；第1匹配滤波器，其被输入该延迟第1输入电信号，与所述1/2分频时钟信号同步地生成第1相关信号并输出；第2匹配滤波器，其被输入所述第2输入电信号，与所述1/2分频时钟信号同步地生成第2相关信号并输出；以及判断部，其生成所述第1相关信号和所述第2相关信号的合成信号，与所述基率时钟信号同步地进行阈值判断处理，作为将所述合成信号的强度大于阈值电平的时间带设为电平1、将所述合成信号的强度小于阈值电平的时间带设为电平0的解码信号输出。