[发明专利]用于并入有用于存储器阵列区块选择的两个数据总线的存储器阵列的方法和设备有效
| 申请号： | 200780031655.3 | 申请日： | 2007-07-31 |
| 公开（公告）号： | CN101506896A | 公开（公告）日： | 2009-08-12 |
| 发明（设计）人： | 罗伊·E·朔伊尔莱因;卢卡·G·法索利;克里斯托弗·J·佩蒂 | 申请（专利权）人： | 桑迪士克3D公司 |
| 主分类号： | G11C7/10 | 分类号： | G11C7/10;G11C8/12;G11C8/10 |
| 代理公司： | 北京律盟知识产权代理有限责任公司 | 代理人： | 刘国伟 |
| 地址： | 美国加利*** | 国省代码： | 美国;US |
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| 摘要： | 本发明描述用于对可编程且可重写的无源元件存储器单元的示范性存储器阵列(374、375)进行解码的电路和方法(370)，所述电路和方法尤其对具有一个以上存储器平面的极为密集的三维存储器阵列有用。另外，本发明描述用于选择此存储器阵列的一个或一个以上阵列区块(374、375)、用于选择选定阵列区块(374、375)内的一个或一个以上字线(377)和位线、用于向选定阵列区块内的选定存储器单元传递数据信息和从其传递数据信息以及用于向未选定阵列区块传递未选定偏置条件的电路和方法(370)。 | ||
| 搜索关键词： | 用于 并入 存储器 阵列 区块 选择 两个 数据 总线 方法 设备 | ||
【主权项】：
1. 一种集成电路，其包括：存储器阵列，其包含第一多个阵列区块，每一阵列区块包括多个字线和位线；第一数据总线，其大体上跨越所述第一多个阵列区块，所述第一多个阵列区块的第一群组中的每一阵列区块与所述第一数据总线相关联；第二数据总线，其大体上跨越所述第一多个阵列区块，所述第一多个阵列区块的第二群组中的每一阵列区块与所述第二数据总线相关联；行选择电路，其在第一操作模式中经配置以同时选择所述第一群组内的第一阵列区块中的字线和所述第二群组内的第二阵列区块中的字线；以及列选择电路，其在所述第一操作模式中经配置以同时将所述第一阵列区块中的一个或一个以上位线耦合到所述第一数据总线的对应线且将所述第二阵列区块中的一个或一个以上位线耦合到所述第二数据总线的对应线。
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