[发明专利]用于并入有用于存储器阵列区块选择的两个数据总线的存储器阵列的方法和设备

说明书

技术领域

本发明涉及可编程存储器阵列，且明确地说，涉及并入有无源元件存储器单元的半 导体集成电路存储器阵列，且更明确地说，涉及并入有此类存储器单元的三维存储器阵 列。

背景技术

某些无源元件存储器单元展现可重写特征。举例来说，在某些存储器单元中，可通 过以大约6到8V的电压正向偏置存储器单元(例如，参考其中二极管的极性)来实现 编程，而可通过以大约10到14V的电压反向偏置存储器单元来实现擦除。这些高电压 需要在字线和位线解码器内使用特高电压CMOS晶体管。这些高电压晶体管并不会完全 随存储器单元字线和位线间距减小而缩放。这对于3D存储器技术来说尤其成问题，其中 离开阵列且必须与字线和位线驱动器介接的字线和位线的高密度使得提供与不断变小的 阵列线间距兼容且能够在选定存储器单元上外加充分高电压的解码器和I/O电路(尤其 是字线和位线驱动器电路)的能力更为重要。

发明内容

一般来说，本发明针对一种并入有用于存储器阵列区块选择的两个数据总线的存储 器阵列，且针对一种用于使用用于存储器阵列区块选择的两个数据总线的方法。然而， 本发明由所附权利要求书界定，且本部分中的任何内容均不应视为限制所述权利要求书。

在一个方面中，本发明提供一种集成电路，其包含具有第一多个阵列区块的存储器 阵列，每一阵列区块包括多个字线和位线。所述存储器阵列包含第一数据总线，其大体 上跨越所述第一多个阵列区块，所述第一多个阵列区块的第一群组中的每一者与所述第 一数据总线相关联。所述存储器阵列包含第二数据总线，其大体上跨越所述第一多个阵 列区块，所述第一多个阵列区块的第二群组中的每一者与所述第二数据总线相关联。所 述存储器阵列包含行选择电路，其在第一操作模式中经配置以同时选择所述第一群组内 的第一阵列区块中的字线和所述第二群组内的第二阵列区块中的字线。所述存储器阵列 还包含列选择电路，其在所述第一操作模式中经配置以同时将所述第一阵列区块中的一 个或一个以上位线耦合到所述第一数据总线的对应线且将所述第二阵列区块中的一个或 一个以上位线耦合到所述第二数据总线的对应线。

在另一方面中，本发明提供一种集成电路，其包含具有第一多个阵列区块的存储器 阵列，每一阵列区块包括多个字线和位线。所述集成电路包含选择构件，其用于在第一 操作模式中同时选择第一群组的阵列区块内的第一阵列区块中的字线和第二群组的阵列 区块内的第二阵列区块中的字线。所述集成电路还包含耦合构件，其用于在所述第一操 作模式中同时将所述第一阵列区块中的一个或一个以上位线耦合到大体上跨越所述第一 多个阵列区块的第一数据总线的对应线且将所述第二阵列区块中的一个或一个以上位线 耦合到大体上跨越所述第一多个阵列区块的第二数据总线的对应线。

在另一方面中，本发明提供一种有用于包含第一多个阵列区块的无源元件存储器单 元阵列的方法，每一阵列区块包括多个字线和位线。所述方法包含在第一操作模式中同 时选择第一群组的阵列区块内的第一阵列区块中的字线和第二群组的阵列区块内的第二 阵列区块中的字线。所述方法还包含在所述第一操作模式中同时将所述第一阵列区块中 的一个或一个以上位线耦合到大体上跨越所述第一多个阵列区块的第一数据总线的对应 线且将所述第二阵列区块中的一个或一个以上位线耦合到大体上跨越所述第一多个阵列 区块的第二数据总线的对应线。

在另一方面中，本发明提供一种用于制作存储器产品的方法。所述方法包含形成包 含第一多个阵列区块的存储器阵列，每一阵列区块包括多个字线和位线。所述方法还包 含形成第一数据总线，其大体上跨越所述第一多个阵列区块，所述第一多个阵列区块的 第一群组中的每一者与所述第一数据总线相关联。所述方法还包含形成第二数据总线， 其大体上跨越所述第一多个阵列区块，所述第一多个阵列区块的第二群组中的每一者与 所述第二数据总线相关联。所述方法还包含形成行选择电路，其在第一操作模式中经配 置以同时选择所述第一群组内的第一阵列区块中的字线和所述第二群组内的第二阵列区 块中的字线。所述方法还包含形成列选择电路，其在所述第一操作模式中经配置以同时 将所述第一阵列区块中的一个或一个以上位线耦合到所述第一数据总线的对应线且将所 述第二阵列区块中的一个或一个以上位线耦合到所述第二数据总线的对应线。