[发明专利]可应用于睡眠模式的记忆锁存器和主从触发器无效

专利信息
申请号: 200710089083.6 申请日: 2007-03-29
公开(公告)号: CN101051826A 公开(公告)日: 2007-10-10
发明(设计)人: 谢尚志;吴政晃 申请(专利权)人: 智原科技股份有限公司
主分类号: H03K3/012 分类号: H03K3/012;H03K3/037
代理公司: 隆天国际知识产权代理有限公司 代理人: 陈晨
地址: 中国台*** 国省代码: 中国台湾;71
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摘要: 发明提供一种可应用于睡眠模式的记忆锁存器和主从触发器,该锁存器包括:数据输入端,可接收数据信号;数据输出端,可输出该数据信号;控制端,可接收控制信号用以复位或者设定该数据输出端上的信号;睡眠信号端,可接收睡眠信号用以决定睡眠模式;第一逻辑电路,输入端连接至该控制端、该数据输入端、与该睡眠信号端,输出端连接至该数据输出端;以及第二逻辑电路,输入端连接至该控制端、该数据输出端、与该睡眠信号端,输出端连接至该数据输入端;其中,该第一逻辑电路或该第二逻辑电路可在该睡眠模式时,利用该睡眠信号来不理睬该控制信号。本发明可以解决现有锁存器必须增加隔离接口使得锁存器的布局面积较大的缺点并有效地降低成本。
搜索关键词: 应用于 睡眠 模式 记忆 锁存器 主从触发器
【主权项】:
1.一种锁存器,包括:数据输入端,该数据输入端用于接收数据信号;数据输出端,该数据输出端用于输出该数据信号; 控制端,该控制端用于接收控制信号以复位或者设定该数据输出端上的信号;睡眠信号端,该睡眠信号端用于接收睡眠信号以决定睡眠模式;第一逻辑电路,该第一逻辑电路的输入端连接至该控制端、该数据输入端、以及该睡眠信号端,该第一逻辑电路的输出端连接至该数据输出端;以及第二逻辑电路,该第二逻辑电路的输入端连接至该控制端、该数据输出端、以及该睡眠信号端,该第二逻辑电路的输出端连接至该数据输入端;其中,该第一逻辑电路或该第二逻辑电路用于在该睡眠模式时,利用该睡眠信号来不理睬该控制信号。
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