[发明专利]进行并行测试判定的SOC及其实现方法无效
| 申请号： | 200610119284.1 | 申请日： | 2006-12-07 |
| 公开（公告）号： | CN101196556A | 公开（公告）日： | 2008-06-11 |
| 发明（设计）人： | 潘昉晟;曾志敏 | 申请（专利权）人： | 上海华虹NEC电子有限公司 |
| 主分类号： | G01R31/28 | 分类号： | G01R31/28;G01R31/317;G01R31/3185;G06F17/50 |
| 代理公司： | 上海浦一知识产权代理有限公司 | 代理人： | 顾继光 |
| 地址： | 201206上*** | 国省代码： | 上海;31 |
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| 摘要： | 本发明涉及可测性集成电路装置，公开了一种进行并行测试判定的SOC，包括测试接口和至少两个NVM，还包括：测试控制模块，用于接收各NVM的结束信号，并对该结束信号经逻辑判定后输出至测试接口；擦/写控制模块，用于接收所述测试接口施加的测试向量，并将该测试向量传输给各个NVM；读出控制模块，用于接受所述测试接口施加的读命令向量后，从各NVM中读出数据，并对该数据进行逻辑处理后输出至测试接口处与测试机作比较。本发明还公开了上述SOC实现并行测试判定的方法。本发明的进行并行测试判定的SOC，能节省大量的量产测试时间，有效降低测试成本。 | ||
| 搜索关键词： | 进行 并行 测试 判定 soc 及其 实现 方法 | ||
【主权项】：
1.一种进行并行测试判定的SOC，包括测试接口和至少两个NVM，其特征在于，还包括：测试控制模块，与测试接口、NVM、擦/写控制模块和读出控制模块相连接，用于接收各NVM的结束信号，并对该结束信号经逻辑判定后输出至测试接口，或依据该结束信号控制擦/写控制模块或读出控制模块；擦/写控制模块，与NVM、测试控制模块相连接，用于接收所述测试接口施加的测试向量，并将该测试向量传输给各个NVM；读出控制模块，与NVM、测试控制模块相连接，用于接受所述测试接口施加的读命令向量后，从各NVM中读出数据，并将该数据进行逻辑处理后，以一组数据的形式输出至测试接口处与测试机作比较，如果发现不匹配，说明多个NVM中至少有一个存在缺陷，测试即转入测试结果处理状态。
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