[发明专利]进行并行测试判定的SOC及其实现方法

说明书

技术领域

本发明涉及可测性集成电路装置，尤其涉及一种进行并行测试判定的SOC(System on Chip，集成系统单芯片)及其实现方法。

背景技术

当SOC中内嵌了多块NVM(非挥发性存储器)时，由于NVM擦/写时间长，常选择分时同测来节省测试时间。为实现多块NVM的分时同测，通常是使用一套测试接口复用的方法，通过对每个NVM的结束信号的判定来分时复用管脚，并控制测试机实现多块NVM的分时测试(见图1)。该类方案虽然通过管脚复用解决了多块NVM的可测性，但是由于每个NVM结束时间不固定，要根据分别判定上一个NVM是否完成动作、给出结束信号之后，才能进行下一步擦/写测试的动作。而当进行读取动作时，每个NVM都分时读出然后由外围测试机分别进行比较。这类测试大部分串行进行，而NVM的擦/写时间往往是芯片测试时间的构成主体，因此该现有方法测试时间是多块NVM的倍乘，测试成本高。

发明内容

本发明要解决的技术问题是提供一种进行并行测试判定的SOC，能有效节省测试时间，降低测试成本。为此，本发明还要提供一种该SOC实现并行测试判定的方法。

为了解决上述技术问题，本发明进行并行测试判定的SOC包括测试接口和至少两个NVM，还包括：

测试控制模块，与测试接口、NVM、擦/写控制模块和读出控制模块相连接，用于接收各NVM的结束信号，并对该结束信号经逻辑判定后输出至测试接口，或依据该结束信号控制擦/写控制模块或读出控制模块；

擦/写控制模块，与NVM、测试控制模块相连接，用于接收所述测试接口施加的测试向量，并将该测试向量传输给各个NVM；

读出控制模块，与NVM、测试控制模块相连接，用于接受所述测试接口施加的读命令向量后，从各NVM中读出数据，并将该数据进行逻辑处理后，以一组数据的形式输出至测试接口处与测试机作比较，如果发现不匹配，说明多个NVM中至少有一个存在缺陷，测试即转入测试结果处理状态。

一种上述SOC实现并行测试判定的方法，包括如下步骤：

(1)在芯片的测试接口上对擦/写控制模块施加测试向量，所述擦/写控制模块再将该测试向量传输给各NVM；

(2)测试控制模块判定各NVM的结束信号，以确定是否所有NVM完成擦/写测试；

(3)测试控制模块把经逻辑判定的结束信号输出至测试接口，并由该测试接口控制进行下一步测试；

(4)在测试接口上对读出控制模块施加读命令向量，该读出控制模块接受读命令向量后，从各NVM中读出数据；

(5)测试控制模块判定各NVM的结束信号，以确定是否所有NVM完成读取测试；

(6)读出控制模块对各NVM中读出的数据进行逻辑处理后，以一组数据的形式输出至测试接口处与测试机作比较，如果发现不匹配，说明多个NVM中至少有一个存在缺陷，测试即转入测试结果处理状态。

本发明的进行并行测试判定的SOC及其实现方法，可节省大量测试时间，对于大规模量产测试可大大降低测试成本。由于NVM的测试时间主要花费在擦/写操作上，因此以内嵌3块NVM的SOC为例，本发明的测试时间几乎可以降低为原来的1/3。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细说明。

图1是现有对包含多块NVM的SOC实现分时同测的示意图；

图2是本发明的进行并行测试判定的SOC的电路原理示意图。

具体实施方式

当SOC中内嵌多块NVM时，为节省测试时间，本发明在SOC中设计以下三个模块(见图2)，以实现对多块NVM并行测试判定：

1.测试控制模块

与测试接口、NVM、擦/写控制模块和读出控制模块相连接，用于并行判定各个NVM的结束信号，并做一定的逻辑处理后输出到测试接口处，以确定整个电路是否可以进入下一步测试。所述测试控制模块也可直接根据结束信号来控制擦/写控制模块或读出控制模块。

2.擦/写控制模块