[发明专利]提高SOI和体衬底的高速缓存容量的方法有效
| 申请号： | 200410011827.9 | 申请日： | 2004-09-22 |
| 公开（公告）号： | CN1604232A | 公开（公告）日： | 2005-04-06 |
| 发明（设计）人： | 陈远洪;许履尘;拉齐夫·V·约什;黄志宽 | 申请（专利权）人： | 国际商业机器公司 |
| 主分类号： | G11C11/412 | 分类号： | G11C11/412;H01L27/11 |
| 代理公司： | 中国国际贸易促进委员会专利商标事务所 | 代理人： | 李德山 |
| 地址： | 美国*** | 国省代码： | 美国;US |
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| 摘要： | 提供了用来设计具有更高稳定性和/或更小单元尺寸的6T SRAM单元的方法。6T SRAM单元具有一对存取晶体管(NFET)，一对上拉晶体管(PFET)，和一对下拉晶体管(NFET)，其中，存取晶体管比下拉晶体管具有更高的阈值电压，这使得SRAM单元在单元存取期间有效保持逻辑“0”，从而使单元的稳定性，尤其是“半选”期间单元的稳定性得到提高。此外，能够减小下拉晶体管的沟道宽度，从而在不影响存取期间单元稳定性的条件下减小高性能6晶体管SRAM单元的尺寸。进而，通过减小单元尺寸，还可减小芯片总体设计布局。 | ||
| 搜索关键词： | 提高 soi 衬底 高速缓存 容量 方法 | ||
【主权项】：
1.一种静态随机存取存储器单元，包括：第一和第二通过门晶体管；第一和第二存储节点，其中，第一通过门晶体管连接在第一位线和第一存储节点之间，其中第一通过门晶体管的栅极端子与字线相连，第二通过门晶体管连接在第二位线和第二存储节点之间，其中第二通过门晶体管的栅极端子与字线相连；第一上拉器件，连接在源电压和第一存储节点之间；第二上拉器件，连接在源电压和第二存储节点之间；第一下拉晶体管，连接在第一存储节点和地之间，其中，第一下拉晶体管的栅极端子与第二存储节点相连；和第二下拉晶体管，连接在第二存储节点和地之间，其中，第二下拉晶体管的栅极端子与第一存储节点相连；其中，第一和第二通过门晶体管具有基本相同的第一阈值电压，且其中第一和第二下拉晶体管具有基本相同的第二阈值电压，且其中第一阈值电压大于第二阈值电压。
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