[发明专利]设定在UDMA传输模式下的IDE周期时间检测电路

摘要

一种设定在UDMA传输模式下的IDE周期时间检测电路,包括一计数电路、计数致能控制电路、计数载入控制电路、时钟信号源、缓冲器、和显示单元,其中该计数致能控制电路产生一致能信号致能该计数电路,其输入端连接至IDE接口,而该计数载入控制电路产生一计数载入信号,以启动及载入该计数电路的计数,其输入端连接至IDE接口。该时钟信号源直接取自于该电脑系统中PCI总线的时钟信号或是一可产生高频时钟信号的时钟信号产生器,用以供应该计数电路所需的输入时钟信号。

主权项

1.一种设定在UDMA传输模式下的IDE周期时间检测电路，包括有一硬盘装置及一IDE接口，该硬盘装置经由IDE接口而连接至一电脑系统的PCI/ISA总线，其特征是该周期时间检测电路包括有：一计数电路，具有一时钟输入端、一致能端、一载入端、一计数值输出端口，用以执行周期时间的计数；一计数致能控制电路，用以产生一致能信号，以致能该计数电路，其输入端是连接至IDE接口；一计数载入控制电路，用以产生一计数载入信号，以启始及载入该计数电路的计数，其输入端是连接至IDE接口；一时钟信号源，用以供应该计数电路所需的时钟信号；一缓冲器，连接于该计数电路的计数值输出端口，用以暂存该计数电路的计数输出值；一显示单元，连接于该缓冲器的输出端，用以显示该计数电路的计数输出值。