[发明专利]设定在UDMA传输模式下的IDE周期时间检测电路

权利要求书

1.一种设定在UDMA传输模式下的IDE周期时间检测电路，包括有一硬盘装置及一IDE接口，该硬盘装置经由IDE接口而连接至一电脑系统的PCI/ISA总线，其特征是该周期时间检测电路包括有：

一计数电路，具有一时钟输入端、一致能端、一载入端、一计数值输出端口，用以执行周期时间的计数；

一计数致能控制电路，用以产生一致能信号，以致能该计数电路，其输入端是连接至IDE接口；

一计数载入控制电路，用以产生一计数载入信号，以启始及载入该计数电路的计数，其输入端是连接至IDE接口；

一时钟信号源，用以供应该计数电路所需的时钟信号；

一缓冲器，连接于该计数电路的计数值输出端口，用以暂存该计数电路的计数输出值；

一显示单元，连接于该缓冲器的输出端，用以显示该计数电路的计数输出值。

2.如权利要求1所述的设定在UDMA传输模式下的IDE周期时间检测电路，其特征是该时钟信号源是取自于该电脑系统中PCI总线的时钟信号，用以供应该计数电路所需的输入时钟信号。

3.如权利要求1所述的设定在UDMA传输模式下的IDE周期时间检测电路，其特征是该时钟信号源是一时钟信号产生器，用以供应该计数电路所需的输入时钟信号。

4.如权利要求1所述的设定在UDMA传输模式下的IDE周期时间检测电路，其特征是该计数致能控制电路包括有一“或”门，该“或”门的输出端是连接于该计数电路的致能端，而其输入端是连接于该IDE接口的DMACK#、HDMARDY#、STOP、以及经由一反相器而连接于该IDE接口的DMARQ，以在猝发式读取周期时，由该“或”门产生一致能信号至该计数电路。

5.如权利要求1所述的设定在UDMA传输模式下的IDE周期时间检测电路，其特征是该计数载入控制电路包括有一“与”门，该“与”门的输出端是连接于该计数电路的载入端，而其输入端是经由一反相器而连接于该IDE接口的HDMARDY#、以及经由一反相器而连接于该IDE接口的DSTROBE，以在猝发式读取周期时，由该“或”门产生一计数载入信号至该计数电路。

6.如权利要求1所述的设定在UDMA传输模式下的IDE周期时间检测电路，其特征是该计数致能控制电路包括有一“或”门，该“或”门的输出端是连接于该计数电路的致能端，而其输入端是连接于该IDE接口的DMACK#、DDMARDY#、STOP、以及经由一反相器而连接于该IDE接口的DMARQ，以在猝发式写入周期时，由该“或”门产生一致能信号至该计数电路。

7.如权利要求1所述的设定在UDMA传输模式下的IDE周期时间检测电路，其特征是该计数载入控制电路包括有一“与”门，该“与”门的输出端是连接于该计数电路的载入端，而其输入端是经由一反相器而连接于该IDE接口的DDMARDY#、以及经由一反相器而连接于该IDE接口的HSTROBE，以在猝发式写入周期时，由该“或”门产生一计数载入信号至该计数电路。