[发明专利]半导体器件和设计方法及该方法的记录介质和支持系统

说明书

本发明涉及半导体器件、半导体器件设计方法、记录用于执行半导体器件设计方法的程序的记录介质和半导体器件设计支持系统，特别涉及能够防止半导体工艺在形成金属布线时由发生在等离子体步骤中的天线效应引起的天线故障的半导体器件、半导体器件设计方法、半导体器件设计方法记录介质和半导体器件设计支持系统。

在近来的半导体工艺布线步骤中，已经使用了各种等离子体技术。代表性的等离子体技术包括：例如，在布线层构图时的干法腐蚀，在多层布线步骤中的布线层绝缘膜的等离子体TEOS膜淀积等，这将在以下称为等离子体步骤。

例如，当执行等离子体腐蚀时，如果扩散层没有与金属布线连接，则等离子体电荷积累在金属布线中，电流流进与金属布线连接的晶体管的栅氧化膜。该电流会使栅氧化膜毁坏，并因为栅氧化膜的膜质量变化而使晶体管特性变化，或者使热载流子寿命下降。这种现象称为“天线效应”，由天线效应引起的故障以下称为“天线故障”。这种天线故障也是由于金属布线侧壁的天线效应引起的。为了简单说明，只考虑金属布线的区域。

当超小型化时这种天线故障继续恶化下去；因素如下：

首先，晶体管的栅氧化膜本身很薄，并且与常规工艺相比栅氧化膜的耐压能力低。估计膜进一步变薄时，可以修补天线故障，因为栅氧化膜中的隧道电流增长。但认为至少在0.25-μm设计规则中CMOS通常所用的栅氧化膜厚度为大约5nm时，天线规则是向着不好的方向发展的。

其次，最小栅宽度随着工艺的超小型化而减少，虽然使用了超小型化工艺，但是布线长度没有大幅度缩短，因为如果考虑生产率等而芯片尺寸组超小型化为大约10mm见方，则信号布线长度不会缩短。

第三，虽然由于在布线的干法腐蚀步骤中在过腐蚀时从布线的侧壁进入的等离子体引起的损害是天线故障的主要因素，但是如果布线宽度变窄，则布线膜厚不能太薄，以便给布线的电迁移提供电阻并抑制电阻值。

第四，随着布线图形变精细，在腐蚀时等离子体密度也有上升趋势。

由于上述因素，如果在近来的精细工艺中天线比大约为几千，那么虽然在0.8μm设计规则中常规CMOS等中大约十万的天线比中没有发生什么问题，但如栅氧化膜的破坏或晶体管特性的下降的天线故障已经在非常普通设计的LSI的制造工艺过程中发生了。“天线比”一般指栅氧化膜的面积和导电层的面积之间的比，其中在等离子体腐蚀时产生的等离子体电荷积累在该导电层中。

为抗干扰，考虑到常规I/O管脚需要的封装和处理时远离ESD保护的晶片扩散步骤，需要采取防止芯片中的静电破坏的措施。

上述“约几千的天线比”意味着不仅对如电源之类的长图形，而且对LSI中一般的信号布线，设计上都需要考虑天线故障。这使用现行工艺的一般值表示。

例如，假设栅氧化膜部分的面积，即栅长度×栅宽度为0.25μm×0.6μm，布线宽度为0.4μm，并应用“假设布线的天线比=3000或更高为失效”的天线规则，容许的布线长度为1125μm。但是，在天线比计算中，只是其中积累了等离子体电荷的导电层面积被作为布线面积计算。

因此，为使用在如上所述具有10mm见方芯片尺寸的LSI芯片一侧上布置的金属布线，应用此天线规则则金属布线变为可能引起天线故障的天线布线。但是，这不意味着无论什么时候使用这种天线比都会发生天线故障。如果在等离子体步骤中扩散层与目标布线连接，则等离子体电荷经过扩散层逸出，因此在栅氧化膜中不会发生天线故障；这个事实也需要考虑。这意味着，如果存在带有栅氧化膜的铝图形与长铝布线连接，而不与扩散层连接，则将发生天线规则失效。

下面介绍在实际LSI设计中是怎样发生天线规则失效的和在发生天线故障，即天线规则失效时采取的常规措施的具体例子。

首先介绍防止天线故障的相对容易的措施的具体例子。图16是表示在功能块中不用的输入管脚与电源总线连接并且电压被固定的状态的示意图。在图中，在如RAM或ROM的功能块2101中，不用的第二金属输入管脚2102经过第一金属布线2103与第二金属电源总线104连接，并且电压被固定。第二金属电源总线104与第三金属电源总线105连接。当在如此构形的LSI的布线步骤中腐蚀第二金属时，第三金属电源总线105尚未存在。这样，相对于与不用的第二金属输入管脚2102连接的栅氧化膜，在没有与扩散层连接的浮置状态中，第二金属电源总线104成为大型天线布线。