[发明专利]加载/加载检测和重定序方法

说明书

本发明一般来说涉及计算机处理器领域，更特别地说，涉及集成在单个微处理器芯片上的处理器。再具体说，本发明涉及检测和校正不按序处理所固有的数据相干问题，尤其是多CPU的系统中的这种问题。

提供更快的微处理器是当前处理器设计的主要目标之一。已经使用过多种不同的技术来改善处理器性能。一种极大地改进处理器性能的技术是使用超高速缓冲存储器。本文所述的超高速缓冲存储器指的是在微处理器自身内所带有的一组存储器位置，因此比与该微处理器芯片分立的其它类型的存储器诸如RAM或磁盘有快得多的存取时间。通过把常用数据的复制数据存储在超高速缓冲存储器，处理器能够在其需要这些数据时访问该超高速缓冲存储器，而不必“离开芯片”去获取信息，极大地增强处理器的性能。

然而，超高速缓冲存储器的使用存在着一些问题。特别是当系统中使用多处理器而多个处理器需要同样的数据时存在一个很大的问题。在这种情况下，该系统需要保证被请求的数据是相干的，即此时对于该处理器是有效的。另一个问题是，数据存储在一个处理器的超高速缓冲存储器而另一处理器要请求同样的信息。

超标量处理器获得比常规标量处理器更优的性能，因为它们允许指令不按程序顺序执行。以这种方式，一个执行慢的指令不会阻碍后继指令，后者可以在停顿的指令挂起时使用该处理器上的其它资源执行。

在一个典型的结构中，当一条指令需要一条数据时，处理器首先到芯片上的超高速缓冲存储器看该数据是否存在于芯片上的超高速缓冲存储器中。一些超高速缓冲存储器具有两个外部端口，并且超高速缓冲存储器可以交错。这意味着，例如在图1中，一个超高速缓冲存储器100有两个超高速缓冲存储体，140和130。一条超高速缓冲存储体可以用于奇地址，而另一超高速缓冲存储体因此可以用于偶地址。

就内部来说，每一超高速缓冲存储体140和130都有一个内部输入端口(未示出)，超高速缓冲存储器请求的地址信息针对的是内部输入端口。在图1中，地址A1的数据存储在超高速缓冲存储体130的超高速缓冲存储器行110内，而地址A2的数据存储在超高速缓冲存储体140的超高速缓冲存储器行120内。超高速缓冲存储器100具有两个用于输入数据的外部端口，端口180和端口190。

超高速缓冲存储器请求1表示对指令1(未示出)的一个超高速缓冲存储器请求，而请求2表示对指令2(未示出)的一个超高速缓冲存储器请求。指令1比指令2早，意味着其应该在指令2前执行。如果一个超标量处理器具有多重加载单元的话，诸如德克萨斯州Austin市IBM公司生产的PowerPC^TM中的那样，那么这两条指令可以在同一时间进行超高速缓冲存储器请求。在所示例子中，指令2和指令1都试图访问位于地址A1的数据，并向超高速缓冲存储器100递交超高速缓冲存储器请求来实现该访问。

由于超高速缓冲存储体130只有一个内部输入端口，因此两个超高速缓冲存储器请求不能同时处理。这是由超高速缓冲存储器100的交错本性决定的。

图2表示当超高速缓冲存储器请求2在超高速缓冲存储器请求1之前访问超高速缓冲存储体130时会发生什么。超高速缓冲存储器请求2在超高速缓冲存储体130中命中它需要的数据。然而，超高速缓冲存储器请求1至少直到下一周期才不能访问超高速缓冲存储体130。这样，较新的指令2可以在较早的指令1能够访问超高速缓冲存储体130之前得到其所需数据。在该种情况下，由于这种端口分配冲突，较新的指令2可以在较早指令之前完成。

当较早指令在超高速缓冲存储器中失中而较新指令命中时，会发生同样的顺序问题。失中的发生是当该数据的地址在存储器管理单元中找不到时出现的，于是存储器管理单元必须请求将该数据从更高一级存储器取来。当数据的地址和数据本身可通过存储器管理单元和超高速缓冲存储器取得时就出现命中，而数据可以被输出到一个等待它的指令。

两个试图访问同一数据的指令，较早指令的超高速缓冲存储器请求失中，而随后较新指令的超高速缓冲存储器请求命中，这种情况可能发生在数据的实际地址由两个不同的有效地址表示时。当由较新指令请求的有效地址及其数据已经由存储器管理单元和超高速缓冲存储器可访问，而此前较早指令地址和数据在存储器管理单元和超高速缓冲存储器中不可访问时，这同样会导致与较早指令访问同一数据的较新指令先于较早指令完成。