[发明专利]具有多程序计数器和在执行流水线外面的追踪缓冲区的处理器

说明书

相关申请：本专利申请和同时提交的题目为“Out-of-PipelineTrace Buffer for Instruction Replay Following Misspeculation(用于在误推测后指令重放的在流水线以外的追踪缓冲区)”(卷号No.42390.P4663)的专利申请序列号No.＿/＿，＿以及题目为“Memory System for Ordering Load and Store Instruction ina Processor That Performs Out-of-Order Multithread Execution(在实行不按次序的多线索执行的处理器中用于提供装载和存储指令的存储器系统)”(卷号No.42390.P4665)的专利申请序列号No.＿/＿，基本上具有共同的说明书。

                         发明背景

发明技术领域：本发明涉及处理器，更具体地，涉及同时处理相关的线索的处理器。

背景技术：当前超大规模处理器，例如微处理器，实行诸如支路预测和不按次序执行的那样的技术，以便增强性能。具有不按次序执行的流水线的处理器以与获取和译码指令次序不同的次序执行某些指令。这些指令可以相对于没有相关性的指令不按次序地执行。不按次序执行可以通过防止执行单元仅仅因为程序指令次序所造成的空闲，而提高处理器性能。指令结果在执行后被恢复次序。

处理数据相关性的任务可通过限制指令译码按次序进行而被简化。然后处理器可以识别数据如何通过寄存器从一个指令流到后面的指令。为了确保程序正确性，寄存器被重新命名，以及指令在保存站中等待，直至它们的输入的操作数被产生为止，在这时它们被发送到适当的功能性单元用于执行。寄存器重新命名器、保存站、和相关的机制把具有相关性的指令链接在一起，以使得相关的指令在与它有关的指令以前不被执行。因此，这样的处理器被按次序提取和译码所限制。

当来自指令超高速缓存的指令丢失或一个支路被误预测时，处理器必须等待或者直至从更高级别的超高速缓存或存储器提取指令块为止，或者直至误预测的支路被解决以及错误路径的执行被复位为止。这样的行为的结果是无关的指令在指令超高速缓存丢失或误预测支路以前和以后，不能并行地被执行，虽然它可以正确地这样做。

多线索处理器，诸如共用资源多线索处理器和芯片上多处理器(MP)的处理器，具有同时处理和执行多个线索的能力。这些处理器处理和执行的线索是互相无关的。例如，这些线索或者来自完全独立的程序，或者来自同一个程序、但是被专门编译来建立互相之间没有相关性的线索的。然而，这些处理器没有同时执行来自同一个程序的、可能具有相关性的不同的线索的能力。多线索处理器的有用性由此被限制。

因此，需要具有同时执行来自同一个程序的、在线索之间可能具有相关性的不同的线索的能力的多线索处理器。

                        发明概要

在本发明的一个实施例中，处理器包括一条执行流水线，同时执行至少部分线索，其中至少一个线索与至少另一个线索相关。处理器也包括检测电路，检测在执行线索时的推测错误。

在另一个实施例中，处理器包括线索管理逻辑，控制来自一个程序的线索的动态建立。

                        附图简述

从下面给出的详细说明和从本发明的实施例的附图将更全面地了解本发明，然而，不应当把本发明限制在所描述的特定的实施例上，而这些实施例只是用于解释和理解。

图1是代表处理器的一个实施例中的某些部件的高级别方框图。

图2是按照本发明的一个实施例的处理器的方框图。

图3是按照本发明的另一个实施例的处理器的方框图。

图4是两个线索的一个例子的流程图。

图5是两个线索的另一个例子的流程图。

图6是四个线索的一个例子的流程图。

图7是显示重叠执行图6的线索的图。

图8是显示按照本发明的一个实施例的单独的追踪缓冲区的方框图。

图9显示一个表示在两个时间处的程序和次序的阵列。

图10是显示图8的追踪缓冲区的一个实施例中的某些部件的方框图。

图11是显示图8的追踪缓冲区的另一个实施例中的某些部件的方框图。

图12是表示图10的追踪缓冲区的指令排队阵列的一个实施例的部分的图。

图13是表示图10的追踪缓冲区的数据和相关性阵列的一个实施例的部分的图。