[发明专利]能够通过有效地使用数据线提高生产能力的信息处理方法和信息处理装置

说明书

本发明通常涉及一种信息处理方法和一种信息处理装置。更详细地说，本发明是指一种能够提高具备有一CPU、一存贮器、多个输入/输出(I/O)装置、一直接存贮存取控制器(DMAC)和至少二条总线，同时有效地使用这些总线的信息处理装置的吞吐量的信息处理方法/装置。

通常，在本技术领域中信息处理装置是公知的。例如，在图27中所示的1993年公开的日本待审专利平5-274250披露了一种常规的信息处理装置。

这种常规的信息处理装置主要由单片微处理器1、直接存贮存取控制器(DMAC)2、输入/输出(I/O)装置3和外部存贮器4所构成。这种结构的各元件通过外部总线5而相互连接。这种单片微处理器1是以这样方式构成的，即在一单个半导体芯片上制造有中央处理单元(CPU)6、内部存贮器7、总线仲裁器8和内部(数据)总线9。CPU6、内部存贮器7和总线仲裁器8通过内部总线9而相互连接。CPU6包括用来控制在内部总线9和CPU6之间的连接/断开的总线控制器10。总线控制器10将来自总线仲裁器8的请求信号输入到其内，并将应答信号提供给总线仲裁器8。该请求信号表明总线仲裁器8请求释放该内部总线9。应答信号表明该总线仲裁器8允许释放该内部总线9。

总线仲裁器8与内部总线9和外部总线5相连接。用于请求释放外部总线5和内部总线9的外部请求从DMAC2输入到总线仲裁器8。另外，该总线仲裁器8将用来允许释放外部总线5和内部总线9的外部应答信号提供给DMAC2。响应模式选择位的状态根据DMAC2该总线仲裁器8可以仅仅释放外部总线5同时隔断内部总线9和外部总线5之间的连接。另外，总线仲裁器8可以释放任何的内部总线和外部总线，在这种状态下外部总线5与内部总线9相连接。该模式选择位11的状态可根据从CPU6和DMAC2提供的程序而重写。总线仲裁器8向CPU6的总线控制器10提供重试信号。这个重试信号用来当占用外部总线5并且将数据转换到I/O装置3或外部存贮器4的DMAC2被置为写状态时重试CPU6的总线周期。

在常规的信息处理装置中，利用这种装置即使当该程序被执行时，该总线仲裁器会使得DMAC2的操作状态由于重写该模式选择位11而转换并且将外部请求信号从DMAC2提供给总线仲裁器8。其结果CPU6和DMAC2可以并行地使用它们的数据总线，从而提高了CPU6的工作速率因此使得整个生产能力提高。这些工作状态包括第一到第三状态。在第一状态中，外部总线5和内部总线9均不被释放。在第二状态中，与外部总线5和内部总线9被连接时，这些数据总线中的任何一条被释放。在第三状态中，仅仅外部总线5被释放。总线仲裁器8将第一状态转换为第二状态或第三状态。总线仲裁器8可将第二状态或第三状态中的任一状态转换成第一状态。另外，总线仲裁器还将第二状态转换成第三状态。

在上述常规信息处理装置中，在总线仲裁器8中断外部总线5和内部总线9之间的连接的第三种条件之下，CPU6和DMAC2可以使用分别于该单片微处理器1的内侧和外侧的内部总线9和外部总线5。

但是，在该总线仲裁器8将外部总线5串接到内部总线9的第一状态和第二状态的情况下，CPU6或SMAC2的任一个同时占用外部总线5和内部总线9。结果，随后的同时处理操作则不可能被执行。例如，当CPU6读取在外部存贮器4中存贮的数据时，DMAC2将在内部存贮器7中所存贮的数据转换到I/O装置3。

在这种情况中，CPU6或DMAC2的任何一个都必须中断上述处理操作。

其结果，该常规信息处理具有这样一个缺点。即，限制了CPU6的操作速率的提高，也就是说，应改善常规信息处理装置的生产能力。这个缺点即使当在上述日本待审专利申请的图27中的所有的该构成元件被制做在一单片结构中时也不可能被克服。

本发明是要解决上述缺点，因此，本发明的一个目的是欲提供能够提高CPU的操作速率，并且进而能够提高该整个信息处理系统的吞吐量的一种信息处理装置和信息处理方法。

为了实现上述目的，根据本发明的第一方面，一种信息处理装置包括：

相互独立提供的至少第一和第二数据总线；

与第一和第二总线中的至少一个总线相连的用来输入/输出数据的多个输入/输出装置，

用来控制该输入/输出装置的数据输入/输出操作，同时占用至少第一数据总线的第一控制装置；和

用来请求在占用至少第一数据总线时控制输入/输出装置的数据输入/输出操作的第一控制装置释放所占用的第一数据总线，并且还用来响应于第一控制总线释放第一数据总线当占用第二数据总线，或第一和第二数据总线时控制该输入/输出装置的数据输入/输出操作的第二控制装置。