[发明专利]具有错误校验和校正电路的半导体存储器件

说明书

本发明涉及具有用于校正由存储单元缺陷引起的数据错误的错误检验和校正(以下缩写为ECC)电路的半导体存储器件。

图4是表示ECC代码产生电路的常规例子的示意图。

为了检验和校正32位数据中的一位错误，需要六位的ECC代码。在图4的常规例子中，ECC代码的每位(从图4的输出端子O0-O5的每个输出的)应如此产生以便于具有从输入端D00-D31输出的32位数据的14位(由在其每个通过XOR门电路的符号连接到对应的一个输出端子O0-O5的多个水平线上的圆圈表示)的每个不同的组合的XOR(异或运算)逻辑。

图5是表示具有使用图4的ECC代码产生电路的ECC电路的常规半导体存储器件的数据读/写的示意图。

当提供32位的输入数据D[31:0]要写入存储单元阵列52中时，将通过ECC代码产生电路51从输入数据D[31:0]产生6位的ECC代码O[5:0]，如结合图4的描述。

在被8位8位地分成四个地址4n,4n+1,4n+2和4n+3(n=0,1,2,…)的存储单元阵列52中写32位的输入数据D[31:0]。也就是，例如，当n=0时，输入数据的第一个8位D[7:0]被写入位列BIT0-BIT7的用户区域的地址0的存储单元中。以同样的方式，第二、第三和第四个8位D[15:8],D[23:16]和D[31:24]被分别写入位列BIT0-BIT7的用户区域的地址1、2和3的存储单元中。

与32位输入数据D[31:0]并列，从输入数据D[31:0]产生的6位的ECC代码O[5:0]被写入位列BIT0-BIT5(位列BIT6-BIT7没有ECC区域)的ECC区域的地址4n的存储单元中。即，ECC代码O[5:0]的第一至第六位在n=0时被写入位列BIT0-BIT5的ECC区域的地址0的存储单元中，在n=1时被写入位列BIT0-BIT5的ECC区域的地的存储单元中。

这样，在图5的常规例子中，在输入数据被连续写入时，通过增加n,38位38位地，把32位的输入数据和它们的6位ECC代码写入存储单元阵列52中，并且四组38位数据被写入存储单元阵列52的每个子线中。

当数据从存储单元阵列52中读出时，从位列BIT0-BIT7的用户区域的四个地址4n,4n+1,4n+2,和4n+3的32位用户区域数据RD[31:0]和从位列BIT0-BIT5的ECC区域的对应地址4n的6位ECC区域数据RO[5:0]被并列读出，并提供给错误校正电路53。即使在用户区域RD[31:0]和ECC区域数据RO[5:0]的38位中存在一位错误并从存储单元阵列52中被读出，错误校正电路53也能再产生具有与使用ECC区域数据RO[5:0]的输入数据D[31:0]相同的逻辑的32位输出数据DO[31:0]。

现在说明存储单元阵列的产品检测。

在装载存储单元之前，如果在要装船的存储单元阵列中有任何缺陷，例如位干扰(interference)缺陷，要进行用于检验的产品检测。检验器-数据写和读是用于产品检测的一种方法。

图6是表示被写在图5的存储单元阵列52的位列BIT0-BIT5(在位列BIT6-BIT7中没有提供ECC区域)之一(例如BIT0)的用户区域中的检验器-数据的示意图。在检验器-数据写时，提供输入数据以在存储单元阵列中构成方格图形(checkerboard pattern)，从而逻辑‘0’和逻辑‘1’被交替写在水平和垂直方向中，以被读出并同时使用硬件逻辑检验。

图7是表示检验器-数据的位图例子的示意图。

为了在位列BIT0-BIT的用户区域中写入如图6中所示的方格图形，具有图7的位图BP11的32位的输入数据D[31:0]通过把n从0增加到3，四次写在图5的字线#1上，然后，具有图7的另一位图BP12的输入数据D[31:0]通过把n从4增加到7被四次写在下一字线#2上。通过重复这些程序，方格图形被写入位列BIT0-BIT7的每个的用户区域中。

但是，在图5的存储单元阵列52的位列BIT0-BIT7的ECC区域中，在具有图7的位图BP11和BP12的检验器-数据被写入用户区域中时，存储单元不能构成方格图形。