[发明专利]具有阻止无效数据输出的功能的同步型半导体存储器

说明书

本发明涉及半导体存储器，尤其涉及响应外部时钟信号而工作的同步型半导体存储器。

以高速存取为目的开发的同步型半导体存储器，其数据的读出或写入所必要的工作(命令)全部以稳定的周期从外部供给的时钟(外部时钟信号)同步地进行。

这里，利用图11说明现有的同步型半导体存储器的主要部分的结构。

图11所示的现有的同步型半导体存储器9000备有多个存储体(在图11中，代表性地用B0表示)、输出级10及输出控制电路20。

同步型半导体存储器9000备有发生与外部时钟信号同步的内部时钟信号的内部时钟发生电路(图中未示出)，如果从外部输入读出命令，便与该内部时钟信号同步地从存储体B0读出数据。根据从输出控制电路20输出的信号，将从存储体B0读出的数据从输出级10输出到数据输入输出端DQ。读出工作时，如果从外部输入读出屏蔽信号(记作EXDQM)，便将规定时刻的数据屏蔽起来(禁止输出)。

现在说明输出级10的结构。输出级10备有第一输出级C1、第二输出级C2及最后输出级C3。

第一输出级C1包括前置放大器11及门电路12。前置放大器11及门电路12用互补数据总线RDA、ZRDA连接。前置放大器11放大从存储体B0读出的数据。门电路12响应门控制信号ZBEST(0)，将从前置放大器11输出的数据输出到互补数据总线RDF、ZRDF。

另外，在有4个存储体的情况下，响应从同一输出控制电路20输出的门控制信号ZBEST(1)、ZBEST(2)、ZBEST(3)，将除了存储体B0以外的存储体(图中未示出)的数据输送给互补数据总线RDF、ZRDF。印，根据这些门控制信号ZBEST(0)、……，从某个存储体输出的数据被有选择地输送给互补数据总线RDF、ZRDF。

第二输出级C2备有门电路13及锁存电路14。门电路13响应门控制信号RDGATE，取入互补数据总线RDF、ZRDF上的数据。锁存电路14将从门电路13接收的数据锁存后，输出到互补数据总线RD、ZRD。

最后输出级C3备有门电路1 5及输出缓冲器16。门电路15响应门控制信号CLKOEN，取入互补数据总线RDF、ZRDF上的数据。输出缓冲器16将从门电路15接收的数据放大后，输出到数据输入输出端DQ。

另外，P沟道型MOS晶体管P1连接在互补数据总线RDF、ZRDF上。晶体管P1响应复位控制信号ZRDFPC，使互补数据总线RDF、ZRDF呈复位状态。

另外，P沟道型MOS晶体管P2连接在互补数据总线RD、ZRD上。晶体管P2响应复位控制信号ZRDPC，使互补数据总线RD、ZRD呈复位状态。

其次，说明输出控制电路20。

输出控制电路20发生控制输出级10中的数据流用的各种信号。在图11中，有代表性地示出了复位信号发生电路21、门控制信号发生电路22、复位信号发生电路23、门控制信号发生电路24及输出控制信号发生电路25。

复位信号发生电路21输出用来控制晶体管P1的通/断的复位信号ZRDFPC。门控制信号发生电路22输出用来控制门电路13的开闭的门控制信号RDGATE。复位信号发生电路23输出用来控制晶体管P2的通/断的复位信号ZRDPC。门控制信号发生电路24输出用来控制门电路15的开闭的门控制信号CLKOEN。输出控制信号发生电路25输出用来控制输出缓冲器16的工作的允许输出信号OEM。

其次，再用图12说明输出控制信号发生电路25和最后输出级C3的电路结构。

首先，说明最后输出级C3。如图12所示，门电路15包括NAND电路N3、N4、N5、N6及反相电路I2。NAND电路N4与互补数据总线RD、ZRD连接。NAND电路N3接收门控制信号CLKOEN和电源电压VDD。反相电路I2将NAND电路N3的输出信号反相后输出。NAND电路N5与数据总线RD、NAND电路N4的输出节点连接，且与反相电路I2的输出节点连接。另外，NAND电路N6与数据总线ZRD、NAND电路N4的输出节点连接，且与反相电路I2的输出节点连接。门电路15响应门控制信号CLKOEN，将互补数据总线RD、ZRD上的数据输送给输出缓冲器16。