[发明专利]多路转换器

说明书

本发明涉及多路转换器，特别是涉及采用动态型锁存电路的多路转换器。

以2位多路转换器为例，说明已有的多路转换器。多位多路转换器可由2位多路转换器组合构成，例如文献(1)(固态电路的IEEE学报、第26卷、第12号(IEEE Journal of Solid-State Circuits，Vol.26，No.12，December，1991)的1936页～第1943页)，文献(2)(第28卷、第3号(IEEE Journal of Solid-StateCircuits，Vol.28，No.3，March，1993)的第339页～第343页)是已经公开的公知技术。

图23是说明已有的2位多路转换器的动作原理图。参照图23，该2位多路转换器具有：数据输入端子D1与第1数据输入端子IN1连接、正相对钟脉冲输入端子C1与正相时钟脉冲输入端子CLK连接、反相时钟脉冲输入端子C1B与反相时钟脉冲输入端子CLKB连接、输出端子Q1与节点O1连接的锁存器LI；数据输入端子D2与第2数据输入端子IN2连接、正相时钟脉冲输入端子C2与正相时钟脉冲输入端子CLK连接、反相时钟脉冲输入端子C2B与反相时钟脉冲输入端子CLKB连接、输出端子Q2与节点O2连接的锁存器L2；数据输入端子D3与节点O2连接、正相时钟脉冲输入端子C3与反相时钟脉冲输入端子CLKB连接、反相时钟脉冲输入端子C3B与正相时钟脉冲输入端子CLK连接、输出端子Q3与节点O3连接的锁存器L3；第1输入端子A与节点O1连接、第2输入端子B与节点O3连接、正相选择信号S与正相时钟脉冲输入端子CLK连接、反相选择信号SB与反相时钟脉冲输入端子CLKB连接、输出与输出端子OUT连接的选择器。

下面参照图24的定时图说明图23电路的动作。由于将与加到正相时钟脉冲输入端子CLK的信号反相的信号输入到反相时钟脉冲输入端子CLKB，因此，以后仅对正相时钟脉冲输入端子CLK予以说明。

当低电平加到正相时钟脉冲输入端子CLK时，锁存器L1及锁存器L2进行数据的取入，分别在输入端子Q1、Q2输出取入的数据，在锁存器L3的输出端子Q3保持以前的数据。当加到正相时钟脉冲输入端子CLK的信号为高电平时，第1锁存器L1和第2锁存器L2的各输出端子Q1、Q2保持以前的数据，第3锁存器L3取入锁存器L2输出的数据，在输出端子Q3输出新取入的电平。

如图24所示，在第1锁存电路L1的输出端子Q1和第3锁存电路L3的输出端子Q3上进行半周期偏移的输出，分别输入到选择器的输入端子A、B。当正相时钟脉冲输入端子CLK加入高电平时，选择器S输出输入端子A的值，当加入低电平时，则向输出端子OUT输出输入端子B的值。

图25是使用MOS晶体管构成的已有多路转换器，它是一个使用元件数和控制信号驱动的晶体管数最少的电路的一例。图25所示电路是图23的多路转换器，其中：锁存器L1由转输门TG1和倒相器INV1构成，锁存器L2由传输门TG2和倒相器INV2构成，锁存器L3由传输门TG3和倒相器INV3构成，选择器S由传输门TG4、TG5构成。

下面说明图25所示电路的动作。当正相时钟脉冲输入端子CLK输入低电平时，传输门TG1、TG2、TG5打开，TG4、TG3关闭，根据数据端子IN1、IN2的值，各节点101、103进行充放电，节点102输出数据端子IN1的否定值，节点104输出数据端子IN2的否定值，输入端子OUT输出动态节点105的否定值。当正相时钟脉输入端子CLK的信号变为高电平时，传输门TG1、TG2、TG5关闭，TG3、TG4打开，节点101、103为动态保持状态，输出端子OUT输出节点101的否定值。

图25所示电路，作为在电源间振幅最大摆动的MOS晶体管构成的多路转换器，是一种元件数和控制信号驱动晶体管数最少的电路，在锁存器和选择器的控制中使用时钟脉冲信号，驱动时消耗很多的电力。当使用2位多路转换器构成多位多路器时，还要使消耗的电力更大。

因此，针对上述问题，本发明的目的是提供一种控制信号驱动晶体管数少的多路转换器。

为了达到上述目的，本发明多路转换器的特征是：布线连接分别处于不同相位的动态保持状态的多个锁存电路，从上述布线连接点取出上述多个锁存电路的静态输出。