[发明专利]用于分解操作的高速缓存和体系结构特定功能分层的方法

说明书

技术领域

本发明总体上涉及数据处理系统中的高速缓存控制器，并且尤其涉及对高速缓存和体系结构特定功能进行分层的高速缓存控制器。更进一步，本发明涉及，在高速缓存控制器内，对高速缓存和体系结构特定功能进行分层，以便于允许复杂操作分解为高速缓存和体系结构的操作。

背景技术

使用二级(L2)高速缓存的数据处理系统典型地包括用于管理影响高速缓存事物处理的高速缓存控制器。这样的高速缓存控制器通常在功能级上实现，如图4所示。比如，高速缓存控制器402可以包括维护高速缓存目录的逻辑404、实现最近最少使用(LRU)替换原则的逻辑406、管理重载缓冲区408的逻辑、以及管理存回缓冲区410的逻辑。在传统的实现中，高速缓存对这些和其它体系结构功能，即高速缓存控制器所需的典型功能，总体上说是相当可见的。因此，高速缓存控制器设计对专门的处理器，如PowerPC^TM、Alpha^TM或X86族系列处理器是特定的。

图4中所描述的基本高速缓存控制器设计支持的操作既可以是简单的也可以是复杂的。简单的操作传递单个信息片段，而复杂的操作包含不止一个清晰的信息片段。如：比较由PowerPC^TM支持的READ和READ原子操作。READ操作表示应读的一个给定的内存位置。READ原子操作表示应读的一个特定内存位置，以及如果层次中的任何其它设备改变内存位置中的数据，通知启动此操作的处理器。READ原子操作用于同步。

对于给定体系结构支持的扩展复杂操作不能被分解，支持那个操作的控制器逻辑必须保持相互依赖，复杂操作的逻辑经常是一个支持多种特殊操作事例、处于复杂状态的机器。这样的逻辑是复杂的，需要重要的硅区来实现，并且难以同其它支持其它操作的逻辑互锁。

因此，能够分解复杂操作，以使得支持操作的逻辑简单化是所期望的。更为期望的是：分解复杂的操作，通过实施更快的执行操作的逻辑，来加快它们的执行速度。

发明内容

因此，本发明的一个目的在于为数据处理系统提供一个改进的高速缓存控制器。

本发明的另一个目的在于提供一个改进的高速缓存控制器，其具有分层的高速缓存和体系结构特定功能。

本发明还有一个目的在于在高速缓存控制器内使高速缓存和体系结构分层，以允许复杂操作被分解成高速缓存和体系结构的操作。

本发明提供一种在数据处理系统中处理操作的方法，包括：在总线上检测一个针对存储器的复杂操作；在存储器的第一存储单元中执行至少一种对应于该复杂操作的一部分的简单操作；和在存储器的第二存储单元中执行至少一种对应于该复杂操作的第二部分的简单操作。

本发明还提供一种控制器，包括：多个控制器单元，每个控制器单元执行不同类型的简单操作，该多个控制器单元包含对存储器进行高速缓存操作的高速缓存控制单元和对存储器进行体系结构操作的体系结构控制器单元；以及一个总线接口单元，接收来自总线的操作以及，响对复杂操作的接收，在所述多个控制器单元的每个中启动所述复杂操作的至少一部分，其中，在每个控制器单元中执行所述复杂操作的不同的部分。

如现在所描述的，上述目的已经实现。在高速缓存控制器内，高速缓存和体系结构的特定功能分层，以允许复杂操作被分解成等效的简单操作。这样，基本操作的体系结构变量可移交给不同的高速缓存和体系结构操作，并单独处理。支持复杂操作的逻辑因此可被简单化并且运行得更快。

通过下列详细的书面描述，本发明上述的和其它的目的、特色和优势将显而易见。

附图说明

发明本身、最佳使用模式以及进一步的目的和优点，通过参考下面对示范性实施例的详细描述，并连同附图，将可以很好地理解，其中：

图1描述了根据本发明的最佳实施例，用高速缓存控制器设计来实现的数据处理系统；

图2是根据本发明的最佳实施例的、高速缓存控制器设计的框图；

图3描述了根据本发明的最佳实施例的分解操作过程的高级流程图；以及

图4是现有技术下的高速缓存控制器的设计。

具体实施方式

现在参考附图，并且尤其参考图1，描述一个根据本发明最佳实施例的、利用高速缓存控制器设计实现的数据处理系统。数据处理系统100可以包括仅仅一个处理器或包括几个处理器的对称多处理机(SMP)系统。在所描述的例子中表示了单个处理器系统。处理器102可以是超标量精简指令集(RISC)处理器，在处理器内，包括分解的一级指令以及数据高速缓存104和106。Power^TM处理器可用作处理器102。