[发明专利]数据处理装置

说明书

技术领域

本发明涉及具有寄存器组和多个运算单元的数据处理装置。

背景技术

近年来，随着LSI技术的进展，高性能的数字信号处理器得以实现，而且用一个芯片就能进行包括加减法和乘法的复杂数据处理。特别是在携带电话等的应用领域中，为进行大量信息的压缩和恢复必须实现数据的高速处理。

作为高速数据处理装置的一例，除了SRAM(static random accessmemory)等大容量存储器和R0M(read-only memory)等低速度的存储器之外，还备有小容量、高速寄存器组的采用流水线控制方式数据处理装置已得到公认该数据处理装置是通过总线将用于存贮各个数据的多个通用寄存器构成的寄存器组、算术逻辑运算单元、乘法单元等多个运算单元相连接而构成的，并且利用高速寄存器组来存贮运算数据  算术逻辑运算单元响应比方说加法指令，从寄存器组接收2个操作数而对该2个操作数进行加法运算。表示该加法运算结果的数据被写入所指定的寄存器组中的那个通用寄存器。乘法单元响应乘法指令从寄存器组中接收2个操作数而对该2个操作数进行乘法运算。表示该乘法运算结果的数据被写入寄存器组中所指定的通用寄存器。

一般说来，与加减法处理相比，乘法处理需要的时间更长。所以，在上述现有例中，乘法单元构成了数据处理装置的关键路径，而且流水线时钟的上限频率由乘法单元决定。并且，不可忽视通过总线将表示乘法单元的运算结果的数据写入寄存器组所需的时间。这是因为通过由长配线构成的总线进行数据传送时会发生较大延迟的缘故。

发明内容

本发明的目的在于提高具有寄存器组和多个运算单元的数据处理装置的处理速度。

本发明为达到该目的而采用的做法是在所指定的多个运算单元中的运算单元(例如，乘法单元)的旁边设置代用寄存器，以便代替寄存器组的多个通用寄存器中的任一个来存贮表示上述特定运算单元的运算结果的数据。这样，通过总线将表示特定运算单元的运算结果的数据写入寄存器组所需的时间就不要了。代用寄存器代替哪个通用寄存器来存贮表示特定运算单元的运算结果的数据由特征寄存器中所存贮的特征来表示就是说，当给出伴有读出地址的指令，这个读出地址指定应该从哪个通用寄存器中读出数据，并且这个读出地址与特征寄存器的特征一致时，代用寄存器所存贮的数据被读出。

附图说明

图1是本发明所涉及的数据处理装置的结构示例方框图。

图2是表示图1中的代用寄存器的内部结构的电路图。

图3是表示向图1中的寄存器组和代用寄存器进行数据写操作的流程图

图4是表示从图1中的寄存器组和代用寄存器进行数据读操作的流程图。

图5是表示图1中的控制器的内部结构的电路图。

图6是表示图1的数据处理装置的工作状态的时序波形图。

图7是表示图1的数据处理装置的另一工作状态的时序波形图。

具体实施方式

图1示出本发明所涉及的数据处理装置的结构例图1所示的装置是一种通过依次执行所给出的指令INST来进行数据处理的数据处理装置，包括由4个用于存贮数据的通用寄存器Rn(n＝0，1，2，3)构成的寄存器组10、用于执行加法指令、减法指令等的算术逻辑运算单元(ALU)20、用于执行乘法指令的乘法单元(MUL)30、代替寄存器组10中的4个通用寄存器中的任一个来存贮表示该乘法单元30的运算结果的数据的代用寄存器(Rs)40以及A总线51、B总线52和C总线53。寄存器组10具有将操作数送给A总线51及/或B总线52的功能和将C总线53上的数据存贮到任一个通用寄存器的功能算术逻辑运算单元20例如响应加法指令并分别从A总线51和B总线52接收操作数而执行两个操作数的加法运算。表示该加法结果的数据通过C总线53被写入所指定的寄存器组10中的那个通用寄存器。乘法单元30响应乘法指令并分别从A总线51和B总线52接收操作数而执行两个操作数的乘法运算。表示该乘法运算结果的数据一定被写入代用寄存器40。存贮在该代用寄存器40中的数据能被提供给A总线51、B总线52和C总线53中的任何一个。