[发明专利]锁相电路

说明书

技术领域

本发明涉及跟踪输入信号相位的锁相电路。

背景技术

过去，在VTR装置和盘再生装置等的同步信号和时钟信号的提取中，使用锁相环(PLL：Phase-Locked Loop)电路。

该锁相环是用来得到其相位和频率与基准信号同步的输出的电路，是如图1所示那样具有比较两个信号的相位关系并输出的相位比较器251、用于提取相位比较器251的低频成分的低通滤波器和使共振频率随该低通滤波器的输出而变化的压控振荡电路(VCO：VoltageControlled Oscillator)256的频率反馈电路。

在图1中，从输入端子258输入频率为f_in的基准信号，并送入相位比较器251的REF输入端子。此外，在相位比较器251中，从VCO256来的频率为f_out的VCO输出基准信号经分频电路257送入VER输入端子。

相位比较器251将上述基准信号的相位与上述分频电路257的输出信号的相位比较，若上述基准信号的相位超前，使比较结果从U端子输出，若上述分频电路257的输出信号的相位超前，使比较结果从V端子输出。

此外，分别设置电阻252、253，电阻252的一端与U端子连接，另一端与VCO256连接，电阻253的一端与V端子连接，另一端与VCO256连接。进而，设置电阻254，使其一端与电阻252、253的输出侧连接，另一端与电容255连接，电容255的另一端接地。

由这些电阻252、253、254和电容255形成低通滤波器。

该低通滤波器将上述比较结果的高频成分滤掉，将直流成分送至VCO256。

VCO256根据上述直流成分的输入，以频率f_vco振荡并输出。再有，该频率f_vco＝f_in×N。该频率为f_vco的振荡输出送给输出端子259和分频电路257。

分频电路257对上述频率为f_vco的振荡输出进行N分之1分频，即使其变成频率为f_in的基准信号，并送至相位比较器251的VER输入端子。

在这样构成的锁相环中，上述VCO输出信号便成为始终以固定的频率与上述基准信号同步的信号。

再有，还存在使上述相位比较器251和VCO256门阵列化或集成化(IC：Integrated Circuit)了的专用IC，将其小型化并广泛地使用。

但是，上述相位比较器251是如图3所示那样由逻辑电路组合而成的。此外，图7示出该基准数据(REF)、输入数据(VER)和其它各数据的时序图。

在图3中，从输入数据的上升沿开始到下一个基准数据的上升沿为止输出ND数据，从基准数据的上升沿开始到下一个输入数据的上升沿为止输出NU数据。上述ND数据和NU数据是利用上述相位比较器251生成并输出的。

因此，当用于输出上述ND数据和上述NU数据的相位比较器是图2所示那样的结构时，从输入到输出有各种各样的环路和反馈，各自在IC内的延迟有时是不对称的。

例如，将从REF输入端子201来的基准信号直接输入到初级OR电路203的一个输入端子上，而将例如从反相器213来的输出送到另一个端子。在这两个信号之间至少产生相当3级延迟量的差。

这样，输入各逻辑电路的2个信号的延迟量各不相同的情况很多，这样的延迟量之差会引起例如图3时序图的NU数据和ND数据的所谓‘胡须’部分，恐怕会因此而产生PLL电路整体的误动作。

此外，也可以在考虑上述延迟量之后再进行布线，但特别为此而进行的门阵列内的布线设计是困难的。

因此，本发明是鉴于上述实际情况而提出的，其目的在于提供一种结构简单，不会产生电路整体的误动作的锁相电路。

发明的公开

与本发明有关的锁相电路是跟踪输入信号相位的锁相电路，其特征在于，具有相位比较器，与规定的时钟信号同步将输入的基准信号和作为比较对象输入的输入信号的相位进行比较，由此去解决上述问题。

若按照上述锁相电路，因2个输入信号、即基准信号和输入信号的相位比较是与规定的时钟信号同步进行的，故上述相位比较的结果所得到的比较数据按照规定的周期输出。

附图的简单说明

图1是表示先有的锁相电路的概略框图。

图2是表示上述锁相电路所用的相位比较器的具体例的框图。

图3是表示上述相位比较器输入输出的各数据的时序图。