[发明专利]同步式半导体存储装置

说明书

本发明涉及半导体存储装置，特别是涉及与从外部周期性地送来的时钟信号同步而取入外部信号的同步式半导体存储装置。本发明尤其特定地涉及可随机存取的同步式动态随机存取存储器(以下称SDRAM)。

作为主存储器用的动态随机存取存储器(以下称DRAM)的工作速度已达到高速化，但仍然不能跟上微处理机(以下称MPU)的工作速度。因此DRAM的存取时间及循环时间成为瓶颈，可以说使系统的整体性能下降。近年来与时钟信号同步地工作的SDRAM作为高速MPU用的主存储器已实现产品化。

在SDRAM中为了进行高速存取，有一种与系统时钟信号同步，例如在每一个数据的输入输出端对8位的连续位连续地进行高速存取的规格。满足这种连续存取规格的标准的时序图示于图25。在图25中示出了在数据输入输出端DQ0～DQ7可以进行8位(1字节)数据的输入及输出的SDRAM中连续读出8位数据的工作情况。即能连续写入8位×8＝64位的数据。

连续读出或连续写入的数据的位数称为脉冲串长度，在SDRAM中可以通过方式寄存器对其进行变更。

如图25所示，在SDRAM中，例如在作为系统时钟的来自外部的时钟信号CLK的上升边，取入来自外部的控制信号、即行地址选通信号/RAS、列地址选通信号/CAS、地址信号Add等。

地址信号Add包含分时多路化的行地址信号Xa和列地址信号Yb。

在周期1的时钟信号CLK的上升边上，如果外部行地址选通信号ext./RAS呈激活状态的低电平，外部列地址选通信号ext./CAS及外部允许写入信号ext./WE呈高电平，则将这时的地址信号Add作为行地址信号Xa取入。

其次，在周期4的时钟信号CLK的上升边上，如果外部列地址选通信号ext./CAS呈激活状态的低电平，则将这时的地址信号Add作为列地址信号Yb取入。根据该取入的行地址信号Xa及列地址信号Yb，在SDRAM内进行行及列的选择工作。从外部行地址选通信号ext./RAS呈低电平下降开始，经过规定的时钟周期(图25中为6个时钟周期)后，从数据输入输出端DQ输出的8位数据中的开头的数据b0被输出。以后，随着时钟信号CLK的上升，数据b1～b7被输出。

图26是表示在SDRAM中在每1个数据输入输出端DQ进行连续8位数据的写入工作时外部信号的时间变化的时序图。

在写入工作中，行地址信号Xa的取入与数据读出时一样。即在周期1的时钟信号CLK的上升边上，如果信号ext./RAS呈激活状态的低电平，信号ext./CAS及信号ext./WE呈高电平，则将这时的地址信号Add作为行地址信号Xa取入。

在周期4的时钟信号CLK的上升边上，如果信号ext./CAS及ext./WE都呈激活状态的低电平，则取入列地址信号Yb，同时将这时送给数据输入输出端DQ的数据b0作为连续写入的8位数据中的开头的写入数据取入。

响应于该信号ext./RAS和ext./CAS的上升边，在SDRAM内部进行行和列选择工作。以后，与时钟信号CLK同步，依次取入输入数据b1～b7，依次将该输入数据写入对应的存储器单元中。

如上所述，在SDRAM中，与在以往的DRAM中的行地址选通信号ext./RAS及列地址选通信号ext./CAS这样的外部控制信号同步而取入地址信号及输入数据等的工作方式不同，而是在从外部送来的系统时钟即时钟信号CLK的上升边上，取入地址选通信号ext./RAS、ext./CAS、地址信号及输入数据等外部信号。

这样，SDRAM与来自外部的时钟信号同步，进行取入控制信号及数据信号的同步工作，所以不需要确保由于地址信号的偏斜(skew)(时序偏移)而对数据输入输出时间所要求的余量。因此，具有能缩短循环周期的优点。这样，由于能与时钟信号同步地进行连续数据的写入及读出，所以能缩短对连续的地址进行连续存取时的存取时间。

作为实现SDRAM用的结构，Choi等人发表了进行每2位数据写入的2位预取(pre-fetch)的SDRAM(1993 Symposium on VLSIcircuit)。以下用附图说明2位预取工作。

图27是表示现有的进行2位预取工作的SDRAM3000的主要部分的结构的功能图。

在图27中示出了与×16位结构的SDRAM的1位输入输出数据有关的功能部分的结构。

与输入输出端DQi相关连的存储单元阵列部分包括构成存储区A的存储单元阵列71a和构成存储区B的存储单元阵列71b。