[发明专利]带清除PLL的直接数字合成器驱动PLL频率合成器

说明书

技术领域

本发明涉及频率合成器。具体而言，本发明涉及一种频率合成新颖的和经过改进方法和装置，它将直接数字合成器与一个或多个锁相环路连在一起使用。

背景技术

传统的频率合成可以通过将直接数字合成器与一个锁相环路连用来实现。直接数字合成器(DDS)可以用来向锁相环路提供环路基准信号。在理想情况下，锁相环路(PLL)被设计成抑制DDS基准信号中的尖峰脉冲(spur)、工作于宽频范围内并实现快速的稳定时间(settling time)。但是，只将一个PLL与DDS连用来实现全部上述目标可能有困难。针对快速稳定在新频率上的目的而设计的PLL常常无法抑制DDS基准信号上大范围的尖峰脉冲。缩短频率稳定时间与提高抑制尖峰脉冲能力在PLL器件设计中是相互矛盾的。

DDS基准信号是一种数字周期信号，其频率可以在给定频带内微调。通过首先在符合采样理论的较高速率下累积相位，然后利用查询表将相位转化为周期波形并利用数字-模拟转换器将周期波形最终的数字形式转换为模拟信号，由此生成了DDS基准信号。但是DDS基准信号中可能会包含因量化误差和截断引起的尖峰脉冲以及由热效应和半导体效应引起的噪声。

DDS产生的模拟信号是PLL的基准频率源。PLL被设计成可输出其频率分辨率等于基准频率的多个频率。通过改变环路除数值，以额定DDS基准频率增量粗调输出频率。通过改变DDS输出频率，即锁相环路基准频率源，可以对频率进行微调。微调增量等于DDS输出频率的分辨率乘以环路除数值。

锁相环路的性能与几个因素有关，他们包括(1)基准信号的频率；(2)将输出频率分频为基准频率所需的除数大小；以及(3)环路滤波器的带宽。基准信号频率代表了频率分辨率，或者说是环路步进的间距，也就是说基准频率越小，频率分辨率越高。环路除数的大小对环路的噪声性能有很大的影响。基准信号中的任何相位噪声或杂散噪声出现在环路输出中时其幅度等于原始幅度与环路除数之积。环路滤波器的带宽一般是基准频率的5％-10％或者更小，它对环路的新频率稳定时间有的影响。因此环路滤波器的带宽越窄，环路稳定至新频率的速度越慢。

传统的DDS驱动PLL合成器可以在高的频率分辨率和高的频谱纯度下合成信号。环路带宽设计成较窄的PLL从DDS基准信号中抑制噪声和尖峰脉冲并生成高的频谱纯度的信号。在题为“直接数字合成驱动锁相环路频率合成器”的美国专利No.4,965,533和题为“带硬限幅器的直接数字合成驱动锁相环路频率合成器”的美国专利No.5,028,887中给出了DDS驱动PLL合成器的实际例子，这两项专利已经转让给了本发明的受让人并作为参考文献包含在这里。但是为获得高纯频谱信号而采用的窄带宽环路往往会延长频率稳定时间。在传统的DDS驱动PLL合成器中，快速的稳定时间与高纯频谱分量是设计中相互矛盾的。

因此本发明的一个目标就是提供一种经过改进的新颖的直接数字合成器驱动锁相频率合成器，它在生成高纯频谱的同时实现了快速稳定时间。

本发明的另一个目标是提供一种经过改进的新颖的直接数字合成器驱动锁相频率合成器，它无需采用数字-模拟转换器。

本发明进一步的目标是采用切换机制来缩短经过改进的直接数字合成器驱动锁相频率合成器的稳定时间。

发明内容

一种改进的频率合成器采用一对锁相环路电路来处理数字方式产生的模拟信号。直接数字合成器(DDS)是一种产生数字基准信号的方法。通过首先在符合采样理论的较高速率下累积相位，然后利用查询表将相位转化为周期波形并利用数字-模拟转换器将周期波形最终的数字化形式转换为模拟信号，DDS由此生成了数字化的周期频率。

在第一实施例中，与DDS频率源耦合的第一或清除PLL清除基准频率附近的邻近噪声。由于清除PLL固有的跟踪所提供基准频率的特性，所以与传统的滤波器设计相比它具有不少优点。PLL的滤波能力取决于环路带宽的大小。较窄的PLL环路带宽将在基准频率附近以更小的窗口滤波。典型的情况通过将环路除数值设定为基本上等于1，清除PLL产生接近或等同于输入基准频率的输出信号。不管其它传统的合成器所需的附加滤波器工作情况如何，清除PLL都将提供纯净频谱基准信号。