[发明专利]非易失半导体存储器

说明书

本发明一般涉及非易失半导体存储器，尤其涉及采用平面型存储单元的这种存储器。

通常称为非易失存储器的只读存储器具有与存储单元有关的典型结构，存储单元按线路逻辑规则可分成“或非”型的和“与非”型的。“或非”型单元阵列的优点是能够获得有效的电流驱动能力，但缺点是单元尺寸增大。“与非”型单元阵列情形正好相反。考虑到这两种单元阵列的辅助效益，已提出了平面型单元阵列作为只读存储器的一成功解决方案。平面型单元阵列在逻辑上是一种“或非”型结构。

若干篇论文，例如题为“采用存储体选择结构的12Mb的ROM设计”的论文(VLSI电路论文集88，VI-7，85-86页)已公开了具有平面型存储单元阵列的非易失存储器。该论文的存储单元阵列的结构如图1所示，存储单元块通过启动选择信号SO_m(用于奇数列)和SE_m(用于偶数列)进行选择，SO_m-1和SE_m+1用于导通相邻存储块。位线分成主位线MB_i-1至MB_i+2以及子位线SB_2i-3至SB_2i+4。每两条子位线从属于一条主位线，主位线M_Bi-1和MB_i+1作为虚拟地线。

在读取操作期间，为了选择存储单元RC13，把电源电压V_CC提供给字线WL1，把地电压V_SS提供给其它字线WL2至WLn。在启动主位线MB_i时使主位线MB_i-1与V_SS连接。放电电流在受迫状态下顺序地流过主位线MB_i、奇数列选择晶体管TO5、子位线SB_2i-1、存储单元RC14、偶数列选择晶体管TE5、主位线MB_i-1、列选通晶体管TY1、地选择晶体管TG1和V_SS。通过列选通晶体管TY2与MB_i连接的读出放大器通过检测由被选存储单元RC13的阀值电压(threshod veltage)确定的MBi上的电压电平产生数据位“1”或“0”。

假定当对阀值电压VT从OV至V_CC的存储单元RCn2执行读操作时(O＜VT＜V_CC；以后可把这种存储单元称为“接通单元”)，MB_i被拉下(pulleddown)，则读出放大器SA_x读出“0”。此时放电电流如图1的虚线所示顺序地流过主位线MB_i、奇数列选择晶体管TO5、子位线SB_2i-1、存储单元RCn2、奇数列选择晶体管TO3、主位线MB_i-1、列选通晶体管TY1、地选择晶体管TG1和V_SS。

由于相邻存储单元的源极和漏极都与在半导体主体(或基底)上形成的扩散区连接，所以在构成了子位线的扩散区内整个的电阻上显著地出现了由导电的接通单元造成的电压降。因此，流过接通单元(例如RCn2)的电流量被与源极和漏极区以及子位线有关的扩散电阻所定界。以下参看图2讨论从存储单元RCn2读出信息时的电流。在这种情况下，如图2所示，上述电流流过把奇数列选择晶体管TO5与存储单元RCn2连接的部分扩散区的电阻r2和把存储单元RCn2与奇数列选择晶体管TO3连接的部分扩散区的电阻r1。

假定当对阀值电压大于V_CC的存储单元RC12执行另一读操作时(VT＞V_CC；以后可把这种存储单元称为“关闭单元”)，主位线MB_i必需被上拉(pulledup)至高电平，于是读出放大器SA_x必需从主位线MB_i检测到“1”。但是，如果与启动存储单元RC12的字线WL1连接的其它存储单元RC13至RC17都被保持为接通单元，则读出放大器SA_x的电流就通过与WL1连接的相邻存储单元和响应奇数列选择信号SO_m的奇数列选择晶体管流入相邻主位线(MB_i+1，MB_i+2，…)，同时由于不导电的存储单元RC12而没有了到达主位线MB_i-1的电流通路。不希望有的电流流入相邻位线造成了主位线MB_i保持高电平的困难，于是数据位“1”的读出时间随着如此流入的电流量而相应地变得较长。