[发明专利]具有多功能可分级并行输入/输出端口的数据处理系统

说明书

本发明涉及数据处理，具体涉及一种具有多功能可分级(scalable)并行输入/输出端口的数据处理系统。

一些数据处理系统是为了通用目的而设计的，并已具有广泛的应用范围。通用目的数据处理系统所需要的计算量随应用而改变。例如，如果数据处理系统具有16比特地址总线，则某些应用可能只需要8比特地址总线，而其余8比特未被使用。一个外负载电阻用以将地址引脚耦合到电源电压端子(如地线端子)，以保证引脚不悬浮，从而加电到预定的逻辑状态。因有外负载电阻，故地址引脚不能再被使用。还因外负载电阻在数据处理系统提供了附加的负载，从而增加了功耗。

许多应用场合需要大量的输入/输出(I/O)端口引脚，用于发送和接收在数据处理系统20外部诸如键盘、外存储器、数字信号处理器(DSP)、调制解调器等的信号。增加封装体的I/O引脚数目以适应对I/O端口的需求，这会增加引脚总数、封装的尺寸以及通用目的数据处理系统的成本，如上所述，许多引脚无用。

图1示出按照本发明的数据处理系统实施例的方框图。

图2示出按照本发明的图1数据处理系统的输入/输出端口部分的部分方框图和部分原理图。

总的来说，本发明提供一种数据处理系统，它具有多功能、可分级并行输入/输出(I/O)端口。I/O端口包括多个I/O端口电路，与I/O端子(或焊点(pad))相连接多功能I/O端口能够复接两种功能到一个焊点上，一种功能是I/O功能，另一种功能可以是与该焊点相连接的一种内部模块的功能。每个I/O端口电路具有一个复位/启动电路，后者包括有一个电位上拉电路或一个电位下拉电路，连接到该I/O焊点。电位上拉和下拉电路可以通过将预定逻辑状态的控制比特写入控制寄存器来进行控制。每个I/O焊点的上拉和下拉电路可以分别地选定，并可工作在选定的I/O端口或不选定的I/O端口情况下。

多功能、可分级的I/O端口有效地增加并行I/O端子的数目，而不增加含有数据处理系统的一次封装物上引脚的数目。多功能、可分级的I/O端口还能将先前只用于启动或复位的引脚重新用于其它功能。再则，因消除了外负载电阻，故功耗降低了。

当涉及信号、状态比特或类似装置时，分别应用术语“肯定”和“否定”表示逻辑“真”或逻辑“假”状态。如果逻辑“真”状态为数字逻辑电平“1”，则逻辑“假”状态为数字逻辑电平“0”；而若逻辑“真”状态为数字逻辑电平“0”，则逻辑“假”状态为数字逻辑电平“1”。术语“总线”用来意指多个信号，可以用它们来传送一种或多种类型的信息，诸如数据、地址、控制或状态信息。

参照图1、图2可对本发明作较全面的描述。图1示出按照本发明的数据处理系统20的方框图。数据处理系统20包含中央处理单元(CPU)22、定时器24、全能异步收发信机(UART)模块26、LCD控制模块28、串行外围接口(SPI)32、内部信息总线电路34、系统综合模块(SIM)40、多功能I/O端口42和44、以及I/O端口46和48。

SIM40与内部总线电路34相连接，通过内部总线电路34接收并发送到数据处理系统20的信号和接收并发送到数据处理系统20外部的电路的信号。系统存储器30经由SIM40耦合到数据处理系统20。SIM40能接收和发送到与内部总线电路34连接的任何其它模块的信号。多功能端口42和44能接收和发送到数据处理系统20外部的信号，并与内部总线电路34相连接。I/O端口46和48能接收和发送到数据处理系统20外部的信号，并与内部总线电路34相连接。端口42、44和46为多功能、可分级的并行双向I/O端口，用于接收和发送到数据处理系统20外部的信号与诸如键盘、外部存储器、数字信号处理器(DSP)、调制解调器等。I/O端口44具有双向端子，连接到内部总线电路34上，用于发送或接收标有“A10-A17/P10-P17”的信号，还具有双向端子，用于发送或接收标有“A0-A7/P0-P7”的信号，这将在图2中详细示出。在图示的实施例中，信号A0-A7代表提供给外部存储器的地址信号，而P0-P7是来自数据处理系统20的模块之一的数据信号。端口48用于将显示数据传送给LCD显示器49。I/O端口42、44、46和48可以连接到集成电路的引脚、焊点(pad)或其它类型的端子，用以发送和接收在数据处理系统20外部的信号。SIM40能接收和发送到与内部总线电路34连接的任一其它模块的信号。