[发明专利]采用对数变换的计算机处理器及用方法

权利要求书

1.一种用以在具有第一输入端口、第二输入端口和多个处理部件的计算机处理器中产生至少一个输入信号的方法，其特征在于，包括以下步骤：

通过对一个指令译码，产生第一控制信号、第三控制信号、和第四控制信号；

将该第三控制信号施加到一个复用器上，以便从第一输入端口或第二输入端口选择多个输入信号；

对该多个输入信号执行对数变换，以产生多个对数值；

将该多个对数值分配给多个处理部件；

多个处理部件的每个产生至少一个项值；

对来自多个处理部件的每个的至少一个项值执行反对数变换，以产生多个变换值；

将第一控制信号施加到累加器上，以组态该累加器，来执行求和操作；

对该多个变换值的一些求和，以产生至少一个输出信号；和

将第四控制信号施加到一个去复用器上，以将至少一个输出信号传送到第一输出端口或第二输出端口。

2.权利要求1的方法，其特征在于，所述的至少一个项值具有以下形式：

其中，y表示至少一个项值，w表示一个系数值，g_i表示一个指数值，x_i表示多个对数值中的一个，m和n是整数，i是从m到n范围内的一个整数。

3.根据权利要求2所述的方法，其特征在于，包括以下步骤：

接收与多个输入信号相对应的多个地址；

把这多个地址分配给多个处理部件；

多个处理部件的每个使用多个地址从高速缓冲存储器(cache)中检索与多个输入信号中一个相对应的系数值和尾数值。

4.根据权利要求1的方法，其特征在于，产生控制信号的步骤包括以下步骤：

通过对指令译码，产生一个第二控制信号；

该方法还包括以下步骤：

根据第二控制信号，在多个输入信号中含有该至少一个输出信号。

5.根据权利要求1的方法，其特征在于，施加第一控制信号的步骤包括以下步骤：

组态累加器对与所选定的多个处理部件中的一些处理部件相对应的变换值求和，来产生一个输出信号。

6.根据权利要求1的方法，其特征在于，施加第一控制信号的步骤包括以下步骤：

组态累加器，以产生多个输出信号，其中该多个输出信号中的每个是通过对与该多个处理部件之一相对应的变换值求和来产生的。

7.根据权利要求1的方法，其特征在于，施加第一控制信号的步骤包括以下步骤：

组态累加器，以产生一个输出信号，这是通过对所选定的多个处理部件中的一些处理部件相对应变换值求和来产生一序列加法器输出并在另外时间再对该序列的加法器输出求和来产生该输出信号的。

8.根据权利要求1的方法，其特征在于，包括以下步骤：

产生与至少一个输出信号相对应的至少一个的输出地址。

9.一种计算机处理器，接收多个输入信号和产生至少一个输出信号，其特征在于，包括：

一个对数变换器，对多个输入信号执行对数变换，以产生多个对数值；

多个处理部件，该多个处理部件的每个均具有一个输入端和产生成至少一个项值y作为输出，这里

其中：w表示一个系数值，g_i表示一个指数值，x_i表示多个对数值之一，m和n为整数，i为m和n范围内的一个整数；

一条总线，用以将多个对数值分配给多个处理部件的输入端；

一个反对数变换器，用以对来自多个处理部件的每个的至少一个项值执行反对数变换，以产生多个变换值；

一个累加器，对该多个变换值求和，以产生至少一个输出信号；和

一个控制单元，可操作性地耦合到累加器，用以组态累加器，根据该控制单元可译码的指令来执行操作。

10.一种使用具有一个输入端口和多个处理部件的计算机处理器来产生至少一个输出信号的方法，其特征在于，包括以下步骤：

(a)在输入端口接收多个输入信号；

(b)对该多个输入信号执行对数变换，以产生多个对数值；

(c)将该多个对数值分配给多个处理部件；

(d)该多个处理部件的每个产生至少一个项值；

(e)对来自该多个处理部件的每个的至少一个项值执行反对数变换，以产生多个变换值；

(f)对一个指令译码，以组态一个累加器，来执行求和操作，和

(g)对多个变换值中的一些求和，以产生至少一个输出信号。