[发明专利]半导体衬底的制备方法

说明书

本发明是关于半导体器件的生产，特别是磷化铟(InP)半导体衬底的制备，可用于使用MOVPE技术的半导体器件的生产中。

MOVPE(金属有机物气相外延)通常用于生长种类广泛的半导体器件，这类半导体器件包含要求精确的材料组成和厚度的多个外延层。在一些材料系统中，当从一种化合物转换成另一种时，实际上使用MOVPE可得到单层控制，在某些情况下这种转换对于精确的、可重复性的器件制造很主要。使用MOVPE获得的淀积层的纯度可能会很高，但会受到初始产品纯度的影响。一旦初始产品不完全纯，器件生产商就要采取措施，避免或消除生产过程中杂质引起的意料不到的影响，否则会降低成品率。

我们知道，外延淀积的III-V族半导体通常在衬底界面处都会存在导电的界面层[1]。

这个现象使生长在掺铁的Inp基衬底上的InP场效应晶体管(FETs)面临特殊的问题，因为这样会产生一个不能由门极电压控制的平行导电通路，从而阻止夹断。这样也会使输出电导、器件对器件间的漏电流增大，并且会增加一个寄生电容，影响高频特性。

导电界面层的产生有许多成因，然而，目前最有说服力的证据表明在衬底/外延层界面Si原子的堆积是罪魁祸首[1]。界面杂质分别来源于衬底的扩散，衬底制备溶解物的残留和环境空气的沾污。此外，清洗开关导管后，发明人用了几个星期的时间观察一个MOVPE装置内Si堆积的情况。即使在生长层中低于检测限，在晶片加热过程中这是另外一个潜在表面沾污源。实际上，很有可能产生沾污的几种机制同时起作用，严重程度的不同取决于一些因素，如衬底批次或制造厂，操作或制备过程，化学配料和生长装置的情况。

随着器件复杂程度的增加，堆积硅的影响也显著地变大，因为制备时间变长使得硅堆积的时间也相应增加。因此，高集成单片半导体包括，例如，HFET(异质结场效应晶体管)，激光器和传感器，HEMTs(高电子迁移率晶体管)和OEICs(光电集成电路)的制造已急需克服这些困难。

许多工作人员已就FETs和HEMTs中减少平行导电的问题开发了一些方法。近来，H.Ishikawa等在“外延生长层和Inp衬底界面的n型导电原因及在磷化氢气氛中加热消除”(“origin of n-type conductionat the interface between epitaxial-grown layer and InP substrate and itssuppression by heating in phosphine atmosphere”)，J.Appl.phys71(8)，1992年4月15日，PP 3839-3903，介绍了关于外延层—衬底界面Si原子导致n型导电的原因的研究。在研究中Ishikawa等理论上认为Si原子最初起源于空气中，可能来自干净房间使用的过滤器，后来被吸收到InP中。吸收的Si随后堆积在外延层—衬底界面并表现为n型杂质从而导致在界面n型导电。要解决这个问题，Ishikawa等提出一个方法即在PH₃气氛中退火从而消除InP衬底中的这些原子。该过程包括将InP加热到700℃左右20分钟的同时通入流速为1200sccm的PH₃气体流。结果显示吸收到InP表面的大部分Si原子被消除，这样减少了n型Si导电的影响。

在另一篇论文中，“有机金属化学气相淀积生长的高阻性掺铁AlInAs层”(“Highly Resistive Iron-doped AlInAs layers grown byMetalorganic Chemical Vapour Deposition”)，J.Appl.Phys.Vol.31(1992)pp L376-L378，Ishikawa等介绍了一种在淀积进一步的外延层之前在InP衬底上制备一个半绝缘掺铁AlInAs缓冲层的方法。使用该方法，衬底对外延生长层的影响减轻了。

虽然认识到存在平行导电机制已至少十年了，近来查出了更多的机制起因，例如硅原子引起的n型导电，但另人惊奇的是，提出克服或消除该机制的影响的方法没有一个证明完全另人满意的。象III-V族半导体器件制造这样快速发展和重要的领域，一种成功地且可重复制造没有平行电导机制的器件的方法，将具有极为重要的商业意义。

因此，着眼于这个方面，本发明为随后生长的外延层的半导体衬底的制备提供了一种方法。该方法包括的步骤有，将衬底退火以减少出现在衬底上或衬底内的杂质原子浓度，此后，在衬底上生长一个或多个缓冲层，该缓冲层或至少一个缓冲层中包含掺金属原子的半导体材料。