[发明专利]自适应同步信号分离器

说明书

本发明涉及同步信号分离器的领域，特别涉及可装入集成电路中的自适应同步信号分离器的领域。

集成同步信号分离器通常是用在处理画中画显示画面(经常叫做PIP显示画面)上作为插画出现的辅助视频信号的集成电路处理器中的。这种集成电路叫做DPIP集成电路，汤姆逊消费者电子设备公司制造的电视接收机即使用这种集成电路。DPIP集成电路中的集成同步信号分离器包括一个模拟同步信号顶尖箝位电路、一个模/数转换器、一个数字低通滤波器、一个比较器、一个水平锁相环、一个非线性滤波器和一个数字后沿箝位电路。PIP显示中辅助画面的视频信号是先后经过顶尖箝位、数字化和低通滤波的同步信号。经低通滤波的表示辅助视频信号的亮度分量由一个同步信号限幅比较器将其与约为-25IRE的基准限幅电平(即比-40IRE额定同步信号尖端电平高15IRE左右)相比较。比较器的输出是个复合同步信号。水平同步信号由水平锁相环加以分离，垂直同步信号由非线性滤波器加以分离。经分离的水平同步信号输入到数字后沿箝位电路中，亮度分量也输入到该电路中来，但该电路只在这种情况下参与同步信号的分离过程。从数字后沿箝位电路出来的经箝位的亮度信号供在集成电路中进一步进行视频处理用。

上述方法在一般信号情况下能很好发挥作用，但当同步信号受压缩或含有许多杂波时就更容易失灵。同步信号受压缩时，当视频信号电平降到限幅阈值以下时会出差错。为最大限度地减少这种情况，限幅电平可以取得比-20IRE电平更接近同步信号顶尖电平，即通常处在同步信号顶尖和后沿之间的中段。这样做使抗噪声的能力下降，但通常认为这是最佳的折衷方娄。采用固定的同步信号限幅阈值电平时在性能方面的水平与主视频图象的同步信号处理电路相比，一般认为在一定程度上是可以接受的，因为在弱的或具有受压缩同步信号但还是可视的信号中是会产生同步信号丢失现象的。换句话说，这种信号作为主画是可视的，而作为辅助画则不可视。

另一种方案是在ITT数字成套芯片中采用固定的同步信号限幅电平。ITT数字成套芯片中的同步信号分离器有两种工作方式。在接收同步信号的过程中，和在DPIP集成电路中一样，将同步信号限幅电平固定下来。进入同步状态之后，通过取同步信号顶尖电平和黑电平(对应于后沿)的平均值将同步信号限幅电平调到同步信号脉冲幅值的一半(50％)。这样做减小了视频信号电平引起的假触发现象，因为同步信号限幅电平在同步信号顶尖向后沿移动时能更移近后沿，起码移到某一点上，同步信号顶尖偏离后沿时提高了抗噪声的能力，这是因为同步信号限幅电平偏离后沿，起码移到某一点的缘故。然而，ITT成套芯片中所进行的这种改进未能达到与主视频通道中同步信号分离基本上相当的性能水平。

若调节同步信号限幅电平使其达到无论系统是两种工作方式抑或ITT成套芯片电平局限于50％都能容许同步信号顶类电平在更宽的范围内变化的更宽范围，则在性能上还可以进一步提高。

本发明的目的是提供一种克服了上述现有技术缺点的、可装入集成电路中的自适应同步信号分离器。

按照本发明的一个方面，数字后沿箝位电路提供的数字值相当于箝位之前的后沿相应值。求出这个数值与可能是也可能不是真正同步信号顶尖值的同步信号顶尖基准值两者的平均值。限定求平均得出的结果，再用此限定值作为自适应同步信号限幅阈值电平。本发明的方法与ITT成套芯片的方法在原理上有两个不同点。首先，同步信号顶尖限幅电平可以使其偏离同步信号顶尖电平与消隐(黑)电平之间的中间位置。这使实际的弱同步信号顶尖电平达到最佳的噪声性能，而且补偿了模拟箝位电路中的漏泄和噪声的非线性特性，弱信号阈值可以在中间值以下，例如再往下4IRE。其次，平均器后面设了一个限制器。此限制器将同步信号顶尖限幅阈值的范围限定在额定值的一半(50％)，例如约-20IRE，和相对于一半额定值±10IRE的范围。这个范围相当于40IRE额定同步信号顶尖值的大约25％至大约75％的范围。这对信号的接收方面有帮助，而且避免销定或振荡。性能上的提高是引人注目的，接近垂直脉冲分频同步信号分离器的性能。

根据本发明的自适应同步信号分离器，它包括：一个视频信号源，所述视频信号的同步分量配置在后沿部分；箝位装置，用以将所述后沿部分箝位到预定的电平；输出基准信号发生装置，该输出基准信号值表示所述后沿部分在所述箝位置工作之前的连续TRE电平；限幅电平值发生装置；和复合同步信号发生装置，复合同步信号是通过所述视频信号与所述限幅电平值相比较产生的。