[发明专利]具有双字线结构的半导体存储器件

说明书

发明领域

本发明涉及半导体存储器件，例如包括具有主字线和子字线这样两条字线结构的动态随机存储器(DRAM)装置。

背景技术

在现有包括冗余存储单元的DRAM器件中，如果发现带有缺陷的存储器单元，就利用激光修整或类似的方法将指示该缺陷存储单元的地址写入一个冗余解码器，同时，与该缺陷存储器单元相接的一个传感放大器内的一个融断丝被融化。所以在传感模式中，在接到该缺陷存储器单元的这一传感放大器中就不会产生直流通路，从而降低了能耗(见日本专利公开，平成3-225851)。这一点将在后详述。

另一方面，具有主字线和子字线的双字线构形业已被用于DRMA器件，(见Madahiko Sugibayashi等人1993年有IEEE国际固态电路会议文搞50-51页上发表的“具有多重分割阵列结构的30ms 256Mb的DRAM”一文)。因为主字线和子字线是单独驱动，因而可降低能耗。而且，该主字线的分组(pitch)可不受约束，这对于大规模器件的制造有益。这一点也将在后详述。

在上述双字线型DRAM器件中，主字线元上的电压总是不同于另一字线上的电压。所以如果出现两条主字线短路的情况就必会有电流经过，这就使能耗增加。

如果把熔断往硬性引入到这种双字线结构的主字线中，则该熔断丝的熔化会使该主字线呈高阻态，从而使连接到主字线的子字解码器操作出现不稳定。

发明方案概述

本发明目的是降低在半导体存储器装置的双字线构形中的能耗。

依照本发明，在一个包括多个子字线的半导体存储装置中，多个子字解码器的每一个被接到多条子字线之一；多对主字线的每一对被接到若干个子字解码；而且多个主字解码器的每一个被接到主字线的多对之一对；在一个选择模式中，主字解码器的每一个使得在多对主字线的各自对上的电压彼此不相同；而在非选择模式中使得在多对主字线的各自对上的电压彼此相同。从而使得在非选择模式中，即使有主字线的某一对被短路时，也没有电流经过。

通过参照附图能作对照已有技术对本发明的详述会使之更清楚地被理解。

附图简述

图1是已有技术DRAM器件的电路示意图。

图2是另一个已有技术DRAM器件电路示意框图。

图3是说明图2器件电路框图的详细框图。

图4是图3字驱动预解码器电路示意图。

图5是图4的主字解码器和子字解码器电路详图。

图6A和6B是表示图5电路操作的定时图。

图7表示根据本发明的DRAM器件实施例的电路示意框图。

图8是图7的主字解码器和子字解码器的详细电路图。

图9A和9B是在其熔断丝处于未熔断的状态下的图8电路的操作定时图。

图10A和10B是在其熔断丝处于未熔断的状态下的图8电路的操作定时图。

图11是说明有短路电流流经图8电路的电路示意图。

图12表示存储器内容。

图13示出对图8电路改进的电路示意图。

图14A和14B表示图13电路操作的定时图。

具体实施方案详述

在描述最佳实施例之前，参考图1、2、3、4、5、6A和6B对已有技术DRAM器件作描述。