[发明专利]形成半导体器件微细接触的方法

说明书

本发明涉及形成半导体器件的微细接触的方法，特别涉及形成其尺寸比接触掩模的实际尺度小的微细接触的方法。

半导体器件的高集成的最新发展方向包含单个单元面积的缩小。因此，提供能达到工艺容限的技术就变得很重要。

然而，以现有的技术和设备来制造高集成度的半导体器是困难的，因为现有的技术和设备提供不了能胜任的工艺容限。

下面介绍用于形成半导体器件接触的常规方法。

根据常规方法，在半导体衬底上与栅氧化膜重叠地形成多晶硅膜，做为栅电极的导电层；然后使杂质离子注入到多晶硅膜中；使用栅电极掩模，腐蚀多晶硅膜和栅氧化膜，因而形成栅电极；此后在以栅电极作为掩模的条件下，使杂质离子注入到半导体衬底中，因而限定源/漏结区；在所得结构上，形成绝缘层，提供平坦化的表面；利用接触掩模，在对应于半导体衬底有源区的绝缘膜的部分上形成光刻胶膜图形；以光刻胶膜图形作为掩模，部分腐蚀绝缘膜，因而形成接触孔；通过接触孔在预期的部位露出半导体衬底；此后，在所得结构上形成另一导电层，使它通过接触孔与半导体衬底接触。这样就形成了接触。

但依此方法，在栅电极和隐埋于接触孔内的导电层之间可能发生短路，因为接触孔的形成是通过使用根据最小设计准则而设计的接触掩模来实现的。其结果，降低了半导体器件的可靠性。为了解决这个问题，则要增加相邻栅电极间的距离，或减小用于形成接触的接触掩模的尺寸。然而，当增加相邻栅电极间距离时，半导体器件的体积就变得庞大。在此情况下，不可能实现半导体器件的高集成化。在减小接触掩模的情况下，难以获得预期的图形，这是因为受所用设备的分辨率所限。在此情况下，半导体器件的可靠性也会显示出下降。而且，难以实现半导体器件的高集成化。

所以，本发明之目的在于提供用于形成半导体器件的微细接触的方法，能形成其尺寸小于接触掩模的实际尺度的微细接触的方法。

根据本发明，通过提供一种形成半导体器件的微细接触的方法来达到发明之目的。该方法包括以下各步骤：在一块半导体衬底上形成栅氧化膜；在栅氧化膜上形成作为栅电极的多晶硅膜；在形成多晶硅膜后所得的结构上形成第一绝缘膜；使用栅电极掩模连续腐蚀第一绝缘膜、多晶硅膜及栅氧化膜，由此形成栅电极和栅氧化膜图形，同时部分露出半导体衬底；在以第一绝缘膜作为掩模的条件下，在半导体衬底的裸露部分注入低浓度的杂质离子；在第一绝缘膜和栅电极的侧壁上形成绝缘膜调整垫；在以设置于半导体衬底上的上部结构为掩模的条件下，在半导体衬底的裸露部分注入高浓度的杂质离子，因而形成源、漏区；在源、漏区形成后所得的结构上形成预期厚度的焊盘导电层；在焊盘导电层上形成第二绝缘膜，而使结构平坦化；使用接触掩模在第二绝缘膜上形成光刻胶膜图形；使用光刻胶膜图形作掩模腐蚀第二绝缘膜，以便部分地露出焊盘导电层；去掉光刻胶膜图形；选择生长焊盘导电层的裸露部分，以形成第二导电层；用第二导电层作掩模腐蚀第二绝缘膜，以形成第二绝缘膜的图形；腐蚀焊盘导电层和第二导电层；在腐蚀第二导电层后所得的结构上形成第三绝缘膜，以使结构平坦化；完全腐蚀被第三绝缘膜平坦化的结构，直至露出第二绝缘膜图形，然后使所得结构平坦化；在平坦化的结构上形成预期厚度的第三导电层作为位线；使用位线掩模腐蚀第三导电层，因而形成与半导体衬底接触的位线。

从下面参照附图对实施方案的描述会使本发明的其它目的和方面变得更加明显。

图1是表明依本发明所用的掩模布图的平面图；以及

图2A-2D是分别表明根据本发明的实施方案来形成半导体器件微细接触的方法的连续步骤的剖面图。

图1是表明用于形成作为第一导电层的半导体衬底与作为第二导电层的位线间的接触的掩模布图的平面图。在图1中，标号“a”代表隔离区掩模；“b”代表栅电极掩模；“c”和“c＇”代表接触孔掩膜；而“d”代表位线掩模。接触孔掩模c具有依本发明的结构，而接触孔c′是有常规的结构。由于所用设备分辨率所限，用接触孔掩模c′，其尺寸小于基于最小设计准则尺寸，则难以获得预期的接触。当根据接触孔掩模c′作出最小设计准则时，会使芯片面积增大。

图2A-2D是分别表明根据本发明的实施方案来形成半导体器件微细接触的方法的连续步骤的剖面图。