[发明专利]闪速存储器卡

说明书

本发明涉及在其上安装闪速存储器IC(集成电路)的闪速存储器卡，它适用于存储能力为4M字节或更大的闪速存储器并且能够执行块擦除操作。

近年来在计算机或类似的设备里大容量闪速存储器被用作为非易失性辅助存储器。在插有这种闪速存储器IC的闪速存储器卡上，按块为基础擦除闪速存储器。

图6是一个视图，说明常规闪速存储器IC的配置。在该图中示出存储器阵列1，按地址输入对存储器阵列1的X方向进行译码的X译码器2，按地址输入而对存储器阵列1的Y方向进行译码的Y译码器3，Y门4，用于存储器阵列1的读出放大器/输出缓冲器5，以及从地址输入规定块地址的块地址译码器6。存储器阵列1具有8M字节的容量并划分为十六个64K字节块。可对存储器阵列1的每一块进行写操作和擦除操作。

此外，闪速存储器IC还带有：用于接收或执行用户发出的命令的命令用户接口7，用于控制程序(写)操作和擦除操作的写状态机8，用于在其中写入闪速存储器IC状态的状态寄存器9，以及用于执行诸如芯片允许、输出允许等等控制的芯片允许和输出允许电路10。命令用户接口7和写状态机8根据用户发出的命令执行操作。通过对状态寄存器9的内部读出或者对随状态寄存器9的状态变化的就绪/忙(RDY/BSY)端的外部访问，可以识别写操作或者擦除操作的完成。

而且，当向Vpp端提供“高”电平信号时，可以执行写操作和块擦除操作。当向掉电(PWD)端提供“低”电平信号时，可使闪速存储器IC进入深度掉电方式，从而大大降低电流消耗。在本申请中所使用的附图里，横号分别置于低位有效的信号名的上面。

现说明存储器IC的块擦除操作。图7是一个流程图，说明块擦除时存储器IC的操作。块擦除如该图所示执行。即，在第一周期里写入准备命令“20H”(步骤S701)，并在下一周期里写入擦除命令“DOH”和擦除的块地址(步骤S702)。通过写入这些数据开始块擦除。当存储器IC处于块擦除操作时，存储器IC的内部为忙碌，从而在其它块上不能执行程序(写)操作和块擦除操作或者类似的操作。但是，即使在存储器擦除操作期间存储器IC的内部状态为忙时(步骤S703)，如果需要从存储器里读数据(步骤S704)，则根据擦除暂停命令暂时中止擦除操作(步骤S705)，并且根据读阵列命令读出与上述暂停擦除块不相同块的数据(步骤S706)。当在步骤S703存储器IC的内部状态为就绪状态时，可以通过对于读状态寄存器9或者参看就绪/忙(RDY/BSY)端的状态轮询来确认完成擦除。然后，可对下一个块执行程序或者对下一个块执行擦除操作。

现在说明在其上装有常规块可擦闪速存储器IC的闪速存储器卡。存储能力为4M字节或更高的各闪速存储器IC通常带有块擦除功能。现在，在下面说明在其上装有8M字节闪速存储器IC的闪速存储器卡。

图8是一个视图，说明常规闪速存储器卡的配置。在该图中，参考号11代表68个管脚的接插件，用于按PCMCIA2.0/JEIDA4.1规范在系统间进行接口。参考号12a、12b、12c、12d、…分别代表块可擦闪速存储器IC。参考号13代表地址控制逻辑电路，用于生成多个芯片允许信号，各个信号分别表示用于选择闪速存储器IC12a、12b、12c、12d、…中的一个的信号，从而规定所访问的存储器IC的地址。参考号14代表数据控制逻辑电路，用于控制向其中输入数据和从其中输出数据。地址控制逻辑电路13本身带有地址缓冲器和译码电路。此外，数据控制逻辑电路14带有数据总线缓冲区和数据总线控制电路，并控制内部设置的闪速存储器IC之间的数据传送。

图9是一个视图，说明闪速存储器IC12a、12b、12c、12d、…的各器件对的块结构，如该图中所示，各闪速存储器IC划分为16个64K字节的块。当数据存取时，地址控制逻辑电路13根据信号CE1和CE2“高”“低”的组合从图10所示的表中选择单字存取、单字节存取及奇数字节存取中的一个。在图10的方式(1)情况下，外部给出的16位数据的低8位作为单字节数据被装入闪速存储器卡。而在方式(2)的情况下，外部给出的16位数据的高8位作为一个单字节数据被装在闪速存储器卡内部所装设的数据总线上的低8位上。此外，在方式(3)的情况下，外部给出的16位数据作为一个单字数据装入闪速存储器卡。又当在方式(4)的情况下，外部给出的16位数据的高8位作为单字节数据装入闪速存储器卡内部所提供的数据总线上的高8位上。