[发明专利]分组传输方法

说明书

本发明涉及分组传输系统，该系统适用于使用通信控制总线发送固定速率比特流，同时分组该比特流，该总线符合IEEE-P1394(以后称“P1394串行总线”)。上面描述的串行总线详细公开在“IEEE串行总线的技术规范”(1993年10月14日发布)。

在常规的分组传输系统中，当从发送侧向接收侧发送比特流且分组该比特流时，在发送侧的首标提供在比特流的首部，该比特流道部以预定的格式分组，并且在接收侧，该分组首标的位置被检测以与发送侧首标的位置同步。

然而，在这个常规的方法中，用于检测首标位置的装置每当比特流的格式变化时必须改变，因此，存在着与应用有关的问题。

本发明的目的是提供一种分组传输系统，当发送任何速率和任何格式的比特流时，该系统能够匹配接收侧和发送侧之间的比特速率，而无需取决于任何应用。

本发明的另一个目的是提供一种分组传输系统，该系统能够匹配接收侧和发送侧之间的比特流速率，并能控制它们之间的相位为固定相位。

本发明的再一个目的是提供一种分组传输系统，该系统能够检测在传输运行期间的数据丢失量。

本申请的申请人具有如下申请作为与本申请相关的申请：

1.欧洲公开专利申请No.0614297

2.日本专利申请No.平-5—126682

3.日本专利申请No.平-5—200055

4.日本专利申请No.平-6—51246

5.日本专利申请No.平-6—134940

6.日本专利申请No.平-6—165883

对于上述6个申请的相应的美国专利申请现在尚未授权。

为了达到上述目的，根据本发明的一个方面，一种分组传输系统，用于发送规定速率的比特流，而同时分组该比特流，其特征在于：发送侧具有用于周期性地供给分组的比特流，该比特流具有其首称比特的位置信息(此后称为“首标比特位置”)的装置和用于把供给首标比特位置的时间与每个分组相加的装置；并且接收侧具有临时存储的装置，用于临时地存储接收的分组，用于提取首标比特位置的时间的装置，该比特位置被加到接收的分组信息；和使用提取的时间用于控制从临时存储装置中读出比特流操作速率的装置。

在上述的分组传输系统中，用于供给首标比特位置的装置包括一个计数器，该计数器工作在与比特流相同的速率。在通过相加预定值到从接收的分组提取首标比特位置的时间而得到的时间，比特流位置被置于在接收侧的比特流的首标比特的位置，并且根据首标比特位置的间隔控制在接收侧比特流的读出速率。

根据本发明的另一个方面，一种分组传输系统，用于发送预定速率的比特流，而同时分组该比特流，其特征在于，发送侧提供用于相加比特流的比特位置到每个分组的每个预定时间的装置，和接收侧根据在发送侧加到比特流的比特位置用于设定在接收侧首标比特位置的装置，并发送它到临时存储装置；和根据在接收侧首标比特位置从临时存储装置读出的时间和从分组信息包中提取首标比特位置的时间，用于控制从临时存储装置中读出比特流速率的装置。

在如上所描述的分组传输系统中，在发送侧的该分组长度被加给该分组并在接收侧使用该分组长度和比特流的比特位置检测在传输操作期间的数据丢失量。

而且，在上述的分组传输系统中，发送侧的时间与接收侧的时间相符合。

根据本发明，在接收侧，提取在发送侧加给该分组比特流的首标比特位置的时间，并根据提取的时间，控制在接收侧从临时存储装置中读出比特流的速率。因此，在发送侧和接收侧之间比特流的速率能被匹配。

在接收侧读出比特流的速率被控制，以便在通过相加预定值到从接收的分组信息包提取首标比特位置的时间而得到的时间，比特流位置被置于在接收侧比特流的首标比特的位置，并且首标比特位置的间隔之间的差被置于等于零。

根据在发送侧加上的比特流的比特位置，设置在接收侧的首标比特位置，并且根据从临时存储装置读出的首标比特位置的时间和从分组中提取的首标比特位置的时间，控制在接收侧读出比特流的速率。根据这种操作，发送侧和接收侧之间比特流的速率能够匹配，而且它们之间的相位关系能保持固定。

根据本发明，当任何速率或任何格式的一个比特流被发送时，在发送侧的比特流速率和在接收侧的比特流速率能够互相匹配，而与任何应用无关。

因此，根据本发明，在发送侧比特流速率和在接收侧比特流速率能够互相匹配，而且它们之间的相位关系能被控制为固定的。此外，根据本发明，能够检测在数据传输操作期间的数据丢失量。

附图的简单描述：