[发明专利]锁相环合成器及其控制方法

说明书

本发明涉及锁相环(PLL)合成器及对其的控制方法，所述锁相环合成器是为按键通话无线设备、数字蜂窝电话、数字无绳电话等使用的。

具有图9所示结构的PLL合成器是已知的。图9简略示出YoshiakiTARU SAWA、和Yasushi YAMAO及NTT无线电通信系统实验室的“高速数字环路预设置(DLP)频率合成器”的结构，它已被记载在1989年秋日本电子与通信工程师协会技术研究报告的B545 P2-215中。

在该结构中，PLL是由可变频率分频器1、相位检测器(PD)2、环路滤波器3和压控振荡器(VCO)4构成。VCO4以输出频率fo振荡，该频率取决于由PD2通过环路滤波器3和加法器8提供的控制电压。VCO4在以后的级中将振荡信号送到一电路(未示出)。由VCO4产生的输出频率fo由可变频率分频器1分频，而分频后信号送到PD2。

将分频比率设置成小于1的某值是可能的。如果假设分频比率为n，则由可变频率分频器1送到PD2的频率是fo/n。PD2将由可变频率分频器1提供的信号频率与作为输出频率fo的基准的基准频率fr进行比较。换言之，PD2检测相位并根据检测结果产生VOC4的控制电压。在PD2的下一级设置的环路滤波器3有一个对稳定PLL输出频率fo所必须的时间常数。由PD2产生的控制电压通过环路滤波器3送到VCO4。这样，可以这样控制输出频率fo以使其具有是基准频率fr n倍的值。

在图9所示结构中，还设有控制器5、A/D变换器6、D/A变换器7和加法器8。控制器5按所需的输出频率fo，数字化地设置可变频率分频器1的分频比率n。即，图9所示的PLL用作DLP(数字环回路)。控制器5使用A/D变换器6、D/A变换器和加法器8以切换输出频率fo。

首先由A/D变换器6将VCO4的控制电压变换为一个数字值。该数字控制电压存储在控制器5中。预先对各种输出频率执行这些处理。为了将输出频率fo切换到不同的输出频率fo，控制器5取出对应于必须的输出频率fo的控制电压。D/A变换器7将由控制器5取出的控制电压变换为模拟信号并将之送到加法器8。类似地，控制器5将可变频率分频器1重新设定。

按照图9所示结构，实现了以高速度切换输出频率fo的PLL合成器。例如，PLL合成器能够在甩手(hands off)方式下缩短切换输出频率fo或移动通信区域漫游所需时间，并且适合于1.5GHz的频段。

图1O简要地示出PLL合成器的结构，例如，Toshimitsu KIBAYAS-HI，Yoshifumi TODA和Susumu SASAKI Fujitsu公司的“用于数字移动无线电通信的有短的切换时间的频率合成器”，该文记载在1990年秋日本电子与通信工程师协会技术研究报告B308 P2-308中。在图10中，该图已简化以使现有技术与本发明的区别更加清楚。

图10所示的PLL合成器由分频器9、PD2、环路滤波器3和VCO4构成。环路滤波器3的时间常数通过使用控制器5、ROM10和D/A变换器11来设置。

在切换VCO4的输出频率fo时，控制器5控制ROM 10的读出操作以便从ROM10输出对应于输出频率fo的数据。D/A变换器11将该数据变换为模拟信号并将该信号送到环路滤波器3。环路滤波器3的时间常数由其中所设的电容器(未示出)确定，而该电容器由D/A变换器11的输出充电。

按照该结构，有可能以高速度切换VCO4的控制电压，从而高速地将输出频率改变为所需的输出频率fo。例如，有可能在2毫秒内将输出频率fo从1387MHz改变为1412MHz。

如上所述，按常规已提出增强PLL合成器中切换输出频率fo速度的各种方法。然而这些方法需要有高精度的A/D变换器和/或D/A变换器，因此使电路结构复杂化。

例如，在使用图9或图10所示电路结构的情况下，将在本机振荡器中考虑四相移相键控(QPSK)解调。如果基准振荡器的输出作为基准频率fr的输入，为了在切换有大约15MHz差值的输出频率fo的同时使数字的QPSK能解调，则有必要在大约1毫秒内把输出频率fo收敛(稳定)在目标频率上而只有小于约200Hz的误差。

为了在图9所示的结构中在大约1毫秒内稳定输出频率fo，来自可变频率分频器1的频率输出的误差必须不大于4KHz，而要求表示从控制器5送到可变频率分频器1的分频比率n的数字数据有足够高的精度以达到稳定。也就是说，为了以大约15MHz的差值切换频率，要求A/D变换器6和D/A变换器7有不少于12位的精度。