[发明专利]数据处理指令的执行

说明书

发明背景

发明领域

本发明涉及数据处理指令的执行。

现有技术的叙述

一些数据处理器包括中央处理器(CPU)，它在当前执行的数据处理指令的控制下通过一中间存储器管理单元能够访问存储在随机存取存储器(RAM)中的数据。以前提出的这种数据处理器的例子是ARM6处理器，它已由高级里斯克(Risc)机器股份有限公司在1993年发表的“ARM6数据表”中叙述。

在存储器访问时，存储器管理单元可以产生一个中止信号，指明当前存储器访问不可能完成。中止信号产生的原因可能很多。在一个例子中，一个被中止的存储器访问能在使用虚拟存储器的数据处理系统中出现，其中数据在RAM和较慢的磁盘存储器之间交换而形成一种假像，认为可编址的存储器空间大于所提供的RAM的数量。在这种系统中，如果相应于所需虚拟地址的数据当前保存在磁盘存储器中而不是在RAM中，则在这些数据在访问前有一延迟，在该延迟中数据必须从磁盘存储器传输到RAM中。在这种情况下，当前的存储器访问被中止，稍后重新尝试访问这些数据。

从存储器管理单元提供的中止信号产生得太晚，以至不能停止起动失效的存储器访问的指令的执行，但是可以代而用于取消后继的数据处理指令的执行，亦即在起动失效的存储器访问的指令的后面的数据处理指令。这是有用的，因为以后的指令可能依赖存储器访问成功。

使用中止信号以取消紧接着起动失效的存储器访问指令的指令执行需要对中止信号严格定时。或者，必须提供一复杂的机构来“擦除”紧接的指令在其执行完成后产生的效果。

附图中的图1是一原理定时图，表明在上面提到的以前提出的数据处理器中中止信号在数据写操作时(其中数据写到RAM中)的定时需求。        

参考图1，时钟信号10控制数据处理器执行数据处理指令。在起动一数据写操作时，数据处理器向存储器管理单元提供一存储器地址20，在时钟信号半个周期后写到该地址的数据30由数据处理器输出。

如果存储器管理单元检测出存储器地址20无效(例如，因为相应于该地址的数据当前保存在虚拟存储器系统中的磁盘存储器中)，则由存储器管理单元产生一中止信号40并提交给数据处理器。

在数据写指令后面的下一指令马上执行，因为在要写的数据被放在数据总线上之后无须等待(在正常环境下)从存储器管理单元来的响应。相应地，为使中止信号及时到达以便取消直接跟随指令的执行，上面提到的以前提出的数据处理器要求中止信号在数据处理器输出要写的数据之前半个时钟信号周期有效。

在实际中，这个定时限制很难达到，需要存储器管理单元特别快的操作(伴随相应的该管理单元高的功率消耗)。

上面提到的以前提出的数据处理器也提供其整个指令集的条件执行。这是靠直至把四个处理标志的当前状态与由在每一指令中包含的条件码定义的各自的状态比较而实现的。这种比较与该指令的执行同时进行。如果处理标志的状态与由条件代码指定的状态不匹配时，禁止指令的完整执行。

另一描述这类数据处理器的文献是M，米勒的文章“ARM6：高性能低功耗宏单元”，(M.Muller，COMPCONSpring93，pages80-87)。它描述了上面提到的ARM6处理器的存储器中止和条件指令执行特征。

发明总结

本发明提供一种数据处理装置，其中连续的数据指令以流水线的方式执行，该装置包括：响应一条或多条指令而访问数据存储器的存储器访问设备，该存储器访问设备包括检测每一存储器访问是否无效的设备；以及响应该装置由以前执行的指令产生的处理状态并在每一指令执行时可操作用于检测该指令是否应该被执行的条件测试设备；其特征在于响应存储器访问设备和条件测试设备的条件控制设备，如果该存储器访问设备测试出由先行指令起动的存储器访问无效或者条件测试设备测试出当前指令不应该执行，则防止一当前指令的完全执行。

在按照本发明的数据处理装置中，使用一个完整的条件指令集，还使用有条件地阻止每一指令完整执行的机构来处理存储器的中止。从而与先行指令起动的存储器访问有关的存储器中止信号可以在每一指令执行时与条件测试设备测试该指令是否应该执行同时接收。这可以允许每一指令的存储器中止的处理比在上面描述的以前提出的数据处理器所允许的要晚一些。