[发明专利]信号处理电路和延时二进制周期输入信号的方法

说明书

技术领域

本发明涉及使用至少两个具有可变延时的串联半导体延时器件，延时二进制周期输入信号和在该串联的延时器件中顺序地延时该输入信号的方法，所述延时器件与控制装置连接，并且各产生各自的输出信号。本发明还涉及实现该方法的装置。

背景技术

周期二进制数据信号通常被用作时钟信号，这时对频率的精度的要求就非常高。还经常需要对时钟信号的频率进行倍频，以便得到更高频率的新的时钟信号。通过利用原时钟信号的延时信号并以某种合适的方式在逻辑电路中组合该延时信号来获得更高频率的时钟信号就可以提供更高频率的时钟信号。这样做的问题是，延时信号没有被足够精确地延时。当用该延时信号来提取所需信号时，延时精度的不足就会扩散开来，造成倍频时钟信号的误差，例如不均匀的脉冲—间歇比的误差形式。以下给出以前如何获得延时时钟信号以及如何设计倍频电路的概要。

Dave Bursky在1992年11月12日的技术杂志“ElectronicDesign(电子设计)”的63—66页上的文章“Unsurpassed FlexibilityHeralds Clock Generator(无比灵活的先驱时钟发生器)”中描述了产生时钟频率的电路。该电路包括由鉴相器、滤波器、压控振荡器和分频电路组成的锁相环。鉴相器比较基准信号和来自压控振荡器的反馈信号各自的相位，并输出控制信号给滤波器。而该滤波器又输出控制电压给振荡器。然后在该振荡器的输出端产生被分频电路接收和分频的信号，所以被分频信号的频率与基准信号的频率一样。压控振荡器是包括多个串联的可变延时的延时单元的环形振荡器。从延时单元引出信号至可编程矩阵选择器。可对该矩阵选择器进行编程来提供其频率是基准信号频率的倍数的信号或相对于基准信号被延时的信号。

英国专利申请G.B.2,199,457A公开了倍频输入的二进制数据信号的频率的电路。该数据信号在可变延时器件中被延时。该数据信号和被延时的数据信号然后在产生其频率是输入信号频率的两倍的输出信号的电路中被逻辑地组合。该输出信号和输入信号被用来调整延时器件的延时，以便获得50/50的脉中—间歇比。

英国专利申请G.B.2,130,825A公开了包括多个串联的用所谓I²L技术制成的晶体管的延时电路。相位比较器比较输入信号的相位和被延时输入信号的相位。根据这一相位比较来校正各晶体管的延时，以便获得所需的延时。

英国专利申请G.B.1,561,465公开了改变输入信号的频率的电路。输入信号首先在分频电路中被分频，然后在包括串联的、具有几个抽头的延时元件的延时电路中被延时，被分频信号和多个被延时信号在逻辑电路中被逻辑地组合，以便获得所需频率的输出信号。

1991年8月的34卷第3期IBM Technical Disclosure Bulletin(IBM技术公报)公开了倍频输入信号的频率的电路。输入信号在其延时可利用控制电压进行调整的延时器件中被延时。输入信号和被延时信号在逻辑电路中被组合，以便获得其频率是输入信号频率的两倍的信号。这一信号和被延时的输入信号在将信号的脉冲—间歇比转换为电压的电路中被进行转换。这两个电压在产生调整延时器件的延时的控制电压的比较器中被比较。

JP61—163715(A)公开了用来获得所谓多相时钟的串联延时器件1。该延时器件产生被延时信号，以及各被延时信号在两输入“与”门中与反相的被延时信号逻辑地组合。输出信号然后被用于多相时钟。

虽然上述出版物提供了解决倍频时钟信号的频率和延时时钟信号问题的方法，但仍然存在以足够高的精度来产生用来提取倍频信号的被延时信号的问题。

发明的公开