[发明专利]对高速缓冲存储器探测粒度的动态管理

说明书

本发明涉及到提供计算机系统内的高速缓冲存储器的协调性，所说的计算机系统带有中央处理器(CPU)以及通过“探测”(snooping)来监控该系统总线的其它设备。具体地说，通过改变用于比较和判别数据的内存地址的准则来保持异步总线之间的协调性，而所述之数据则为一第一设备所拥有并且为另一设备所请求。

带有异步总线和探测协议的一般多高速缓冲存储器系统的问题在于：存在着写入高速缓冲存储器的数据地址无效的一个时间间隔。如果在这一时间间隔内(因更新和探测比较之间的异步性)产生探测比较，那么，错误的响应会引起性能降低或系统内不正确的数据。这种错误的响应可能包括虚假的探测命中或未被识别的真实的探测命中。具体地说，由于向包括在输入/输出通道控制器(IOCC)之内的高速缓冲存储器的写入或从该高速缓冲存储器中的读取的输入/输出(I/O)设备的异步特性在上述I/O设备终止与一个存储器段的交互作用并开始与另一存储器段的交互作用时会存在一个时间间隔。因此，用于探测比较的段地址会处于过渡状态，从而，如果在上述地址过渡期间内对系统进行探测，那么，就会产生错误的探测命中或无法探测到监控命中。

美国专利第5119485号说明了一种通常的用于保持高速缓冲存储器协调性的方案，此方案涉及到使来自另一总线主控设备的编码控制信号与一总线接口控制电路联接起来以便有选择地使数据总线能进行控测。美国专利第5072369号说明了跨越不同总线映射地址以确保协调性。也就是说，一接口电路将所选择的总线地址映射到另一总线上的相应地址，从而，当一第一总线上的总线主控设备试图读或者写时，一总线接口电路通过存取上述第二总线的存储器中的相应地址而产生响应。

美国专利第5025365号说明了保持总速缓冲存储器协调性的另一种方法，这种方法具有允许在不同时间间隔内更新每个高速缓冲存储器的分布式目录。这就会在两次更新之间的时间间隔内引起目录的不一致性。将一种系统总线协议处理成能提供周新生的校正操作以通过更新所述分布式目录来保持数据的协调性。美国专利第5193170号包括一CPU、随机存取存储器(RAM)和只读存储器(ROM)。在ROM被映射至RAM方式的过程中完成一次探测操作以探测任何的CPU写操作，而且，若探测到CPU的写操作，则将高速缓冲存储器无效的信号送给CPU。美国专利第4945486号包括一系统处理器，这些处理器通过一共享数据总线与各个产生同步请求信号的处理器相连接。一同步控制器在同步总线上广播上述处理器的状态，因而允许启用对该总线的探测去控制通信。

应该注意到，通常的系统都使用了各种技术如映射、分布式目录、同步处理器、允许位等来保持高速缓冲存储器的协调性。这些通常的系统都解决了同步系统中高速缓冲存储器的协调性问题，但都未提及当系统中至少有两个总线为异步时所面临的更多问题。所以，可以看出，重定义系统中现有参数以便在不需要附加复杂逻辑情况下在异步总线之间提供高速缓冲存储器协调性的系统是十分优越的。

概括地说，本发明在某些时候对探测比较即判断是否业已出了探测命中使用了页面地址而不是段地址。

本文所述用的存储器的页面是指一组存储器段，其中，一个页面可以是4K字节，一个段可以是32字节，因此，每个页面有128个段。存储器地址包括页面地址和段地址。一般情况下，系统在段层次上保持高速缓冲存储器的一协调性，即：如果页面地址与段地址均相同，则认为产生了一次窥探命中。但是，本发明能根据在与CPU时钟作比较时异步进行的直接存储器存取(DMA)操作的状态(活动地或不活动的)来动态地在段与页面之间改变探测比较的粒度(granularity)。通过利用页面地址的粒度，本发明能确保不会产生错误的探测命中，这是因为，在探测比较过程中不使用可能无效的段地址。

在总线主控设备请求页面地址时，通过抑制该总线主控设备而将DMA操作变成不活动的，并且与CPU时钟同步地更新IOCC探测比较地址。这样，如果总线主控设备请求的是页面地址处的数据而不是IOCC当前正在使用的数据，那么，本发明的数据处理系统就会自动地将该总线主控设备设置成不活动的状态。

当DMA操作活动时，所述总线主控设备会异步地与包含在诸如IOCC之类设备内的1级(L1)高速缓冲存储器进行交互作用。这就会使IOCC异步地更新用于探测比较的地址，因为，上述总线主控设备控制着独立于CPU时钟的命令时钟。依照本发明，IOCC在DMA活动期间只在页面地址基础上窥探系统总线。