[发明专利]半导体存储装置

说明书

本发明涉及一种半导体存储装置，特别涉及一种数据线信号幅度小并能快速读出存储单元中数据的半导体存储装置。

作为一种能快速读出贮存在存储单元中的数据的半导体存储装置，众所周知，已在1992 IEEE International Solid StateCircuit Conference,Digest of Technical Papers,PP208-209叙述。

为缩短用于从有两条线(即数据线对)的半导体存储装置读出数据的地址访问时间，一般来说，降低数据线中的信号幅度是有用的。用△V代表数据线中的信号幅度，用C代表数据线的寄生电容，用I代表驱动数据线流经晶体管的电流，则改变数据线电位所需的时间t由下式给定：

t=C△V/I。

因而，时间t通过信号幅度△V降低而缩短，就可实现高快运作。根据已有技术，为了缩短数据线中信号幅度，采用电流敏感型读出放大器，将流经存储单元的电流输入到读出放大器，并在该读出放大器内将电流变换成电压。

可以说，已有技术的实例对在一定范围内实现半导体存储装置的高速运作是有用的。然而深入研究的结果表明在已有技术实例中欲提高速度受到下列原因的限制。

即，在已有技术实例中所用的读出放大器中，当构成读出放大器的MOSFET特性有起伏，读出放大器的偏置电压增加时，则延迟时间变长。例如，当构成读出放大器的P沟MOSFET对的阈值电压互不相同时，增益延迟时间显著变长。例如，阈值电压相差20mV，会使延迟时变长大约2ns。该阈值电压之差进一步大于50mV，该读出放大器就到了不能工作的程度。往往是两只MOS-FET的阈值电压相互间绝不会完全一致，两者间平均相差大约20mV。因而，使用已有技术的读出放大器，由于阈值电压间的差异，而难以摆脱延迟时间的增长。即，已有技术的读出放大器存在一个问题，在阈值电压没有差异的情况下，虽然可增加数据线中信号幅度，来实现高速放大，但在相反的条件下，当偏置电压大时，该延迟时间则变长。

根据本发明的一种实施方案(参见图2)；

存储单元(1)的数据线对(2、3)通过选择开关(6、7)与公用数据线对(8、9)相连接；

此公用数据线对(8、9)分别与两只读出MOSFET(41、42)的漏极相连接。

这两只读出MOSFET(41、42)的栅电极分别与差分放大器(10、11)的输出端相连接，以设定公用数据线对(8、9)的电位；

将基准电压(V_ref)输入到这两个差分放大器10、11的负输入端(-)；以及

将公用数据线对(8、9)分别与这两个差分放大器(10、11)的正输入端(+)相连接。

进一步，根据此实施方案，输入到该差分放大器正输入端(+)的基准电压(V_ref)高于电源电压(V_cc)，也高于电源电压与读出MOSFET(41、42)的阈值电压(V_th)之差。

即满足下列条件，

V_cc-V_th＜V_ref，因此其特征在于该读出MOSFET(41、42)工作在饱和区。即，可将流经存储单元(1)的电流转变为与差分放大器(10、11)偏置电压无关的电压，那是由于读出MOSFET(41、42)工作在与漏极电压的变化无关的漏极电导不变化的区域。

此条件是由下述条件导出的，从读出MOSFET(41、42)的栅电压的最大值(即该差分放大器(10、11)的最大输出电压V_cc)减去阈值电压所得到的值(V_cc-V_th)大于该读出MOSFET(41、42)的漏-源电压V_DS(V_ref)，因此使该读出MOSFET(41、42)工作在饱和区。

根据本发明的有代表性的实施方案(图2)，每个差分放大器(10、11)与一个相应的读出放大器(41、42)构成一个反馈电路，控制该读出MOSFET的栅电压，使公用数据线对(8、9)的电位固定在与基准电压(V_ref)相同的数值。所以，由于公用数据线对(8、9)的电位都保持在接近于基准电压(V_ref)的数值，这样就可使两者的电位差维持很小的数值，因而可得到缩短延迟时间的效果。