[发明专利]在同步RAM写操作时提供数据保持时间的方法和系统

说明书

本发明一般涉及一个半导体集成电路（IC）的接口用来对外存贮器进行数据的读写。尤其涉及一个使用半导体集成电路的存贮器接口，它将数据送到数据总线上，再根据写选通信号的时钟脉冲将数据写入外存贮器中。该存贮器接口按写选通信号的发出和撤消来控制半导体集成电路是否将数据传送到数据总线上去。

半导体设备通常使用一个存贮器的接口电路同一个诸如静态随机存取存贮器（SRAM）之类的外部存贮器进行数据交换和传送的。存贮器接口电路一般要发出几个控制信号包括地址和数据信息等以确保传送操作的正常进行。控制信号是用来给传送操作给出时标的，然后传送操作可根据外部存贮器的要求按适当的方式进行。典型的控制信号包括一个输出选通信号和一个写选通信号，前者是指出数据传输的方向，即是从存贮器到计算机还是从计算机到存贮器，后者则是给传送到存贮器的数据一个选通时标。

要将数据写入外部存贮器，存贮器接口电路就要发出输出选通信号指出即要进行写操作，同时把要写入数据的那个存贮单元的地址放到地址总线上去。然后存贮器接口电路把要写入的数据送到数据总线，并选通写信号以启动写操作。在写操作完成后，立即释放总线。存贮器接口准备作下一个操作。

为了使写操作正常进行，大多数的SRAM都有严格的时标要求。其中一个要求是涉及到在写选通信号撤去后，数据总线上数据的稳定状态能保持多久的问题（一旦总线释放，其上的数据会变成不稳定）。数据必须保持稳定的时间通常称为最小数据“保持”时间。一般来说，数据保持时间是在1至5毫微秒（下称ns）之间，但也有的芯片其保持时间为0。然而，保持时间为0的存贮器芯片常要求数据的稳定状态至少保持到写选通信号撤去的那一时刻。换言之，为了在这些芯片上实施正常的写操作，在写选通信号撤去之前存贮器接口不能释放数据总线。

因此，在设计诸如专用的集成电路（称为ASIC电路）等与外存贮器有接口关系的半导体电路时，设计者必须根据所使用的外存贮器保证使在数据总线上的数据在下列二种情况下具有稳定状态：要么在撤销写信号后一段固定时间内数据保持稳定，要么其稳定状态必须保持到写信号被撤销那一时刻为止。为了得到最佳功能的系统，即峰值性能，应将稳定的数据保持到恰好是外存贮器所要求的时刻为止，而又不必保持得过长。如果稳定的时间保持得不够长则在写操作时会发生掉失数据的错误或发生不可预见的结果。反之，如果保持的时间过长以至在写选通信号撤去后的一个固定时间以后还在保持着，那么就意味减少了计算机执行其它任务的时间，以致降低了计算机的性能。

以前已有人提出了几种方法供设计者们使用以满足最小数据保持时间的要求。一种方法是将数据总线上的数据按不同的时钟周期或不同的时间阶段存放。例如，使用不同的时钟周期的方法可以在第一个时钟周期发写选通信号而到下一个时钟周期时再将数据放到数据总线上去。而使用不同的时钟阶段的方法则可以在时钟脉冲信号的一个边沿，如在一个正上升沿时，发写选通信号，而在另一个边沿，如在下降沿时。将数据放到数据总线上去。但这两种方法都降低了操作的效率，这是因为在等待下一个脉冲或下一个脉冲边沿的到来中损失了许多有价值的处理时间。一般来说，用不同的时钟周期或不同的时间阶段的方法以牺牲系统性能来换取保证数据总线上的数据稳定在最小保持时间内的做法对ASIC设计的设计者来说是不可取的，因而这个方法极少被使用。

设计者用以保证最小数据保持时间的另一种方法则是在数据线上加延迟线的做法。延迟线是与数据总线相耦合的外部的延迟门。并且被置入数据传送通路中。但此种方法在增加印刷线路板的空间和硬件开销方面其成本十分昂贵，尤其是在系统中当有二、三条以上数据通路都需要加延迟线时该方法是很不实用的。

最后，设计者们可以使用的方法是加内部门以使在数据通路上数据延迟一段固定的时间。这种方法也是目前使用最为广泛的方法，不过这个方法有一些困难。即加了内部延迟门可能导致所设计的线路不再是最优的。尤其困难的是无法确定在数据通路上究竟加多少个门的延迟才能恰好保证满足最小数据保持时间。

对确定延迟时间起很大作用的一个原因是由于电容及外存贮器的进线长度的不同而产生的传播延迟。由于通常写选通信号的工作量比数据信号的工作量大。因此，写信号的传播延迟通常要比数据总线上数据的传播延迟大。选通脉冲线必须与同电路有关的所有外存贮器芯片相连，而数据线通常只需同一部分外存贮器的芯片相连。写选通信号线上的额外延迟也随着不同因素的变动而有很大的变化，比如与它必须通过的外存贮器芯片数要比同每一个存贮器芯片相关的电容和数据线多多少等因素都有关。