[发明专利]多频输出的时钟发生器系统

说明书

本发明一般涉及数字数据处理系统，尤其涉及用以产生若干时钟信号，而相互具有不同频率的一种时钟发生器系统。

目前构造的数据处理系统，通常采用若干安装在印刷电路板上，并在电气上相互互连的一个个集成电路元件。为了实现数据处理系统的同步操作，通常还配备了一个数字时钟信号源，该信号源分配至电路板上安装的各个集成电路器件。对于频率较低的时钟信号（例如1MHz或更低数量级的时钟信号），时钟的时滞可能不是一个严重问题。然而，当开发的系统采用较高的时钟频率（例如高于1MHz）时，时钟的时滞（即各点所见时钟信号跃迁现象相对于另一点跃迁现象之间的差）可能成为一个严重问题。

一种解决方式是通过中间寄存器或类似器件，以异步方式处理各集成电路之间的信息转移。另一种方法是采用锁相环（PLL），但这种器件通常需要一个基准信号，以保持基准信号与输出时钟信号之间的相位关系。有时，在各比较时钟信号之间会碰到不稳定性，它将在输出信号中产生不稳定性。此外，以模拟形式实现的PLL往往对电源噪声较为敏感。另外，模拟PLL需要额外的元件。

本发明是一种时钟发生器系统，它包括一对分别称作“主（Master）”和“副（Shadow）”的实际上同样构成的时钟发生器单元。此对时钟发生器单元以锁定方式同步工作，其中每个时钟发生器能产生至少有三个不同（但相关）频率的多个高频时钟信号。只有主时钟发生器单元产生的时钟信号才分配给含有时钟发生器系统的整个装置。副时钟发生器单元产生的时钟信号，通过自校校错逻辑与主时钟发生器单元产生的它的配对信号比较，以保证时钟发生器系统的正确操作。

在本发明的较佳实施例中，每个时钟发生器单元均包括一个可以编排的分频器，分频器接收一个振荡器产生的主时钟信号，以此产生三个不同分频形式的主时钟信号，其中的两个可以有选择地改变。由分频器产生的时钟信号耦合至一个配准输出单元，该单元用以在时钟信号离开时钟发生器系统进行分配之前校直它的状态跃迁，并将一个可选的时滞加给某几组时钟信号，补偿由一种型号的集成电路相对另一种型号的集成电路所遇到的已知时钟延迟。

自校双轨误差检测逻辑接收由上述两个时钟发生器产生的时钟信号输出，以相互进行比较。如果检测到由上述两个时钟发生器单元中的任一个所产生的任一时钟信号中有误差，即产生并锁定一个误差信号。此外，误差信号耦合至复位电路，使这两个时钟发生器的分频器复位，为时钟发生器系统提供一种自动复位功能。

图1是本发明时钟发生器系统的一个简化的方框图，表示该系统包括两个独立的时钟发生器单元（主和副）以及每个时钟发生器单元的总体结构;

图2简要表示一块印刷电路板，它可以装载本发明的时钟发生器系统，表示时钟信号在其上的分配，以及某些集成电路所遇到的相对其它集成电路的延迟，为此加上了时钟时滞补偿;

图3是图1所示可以编排的分频器逻辑的示意图;

图4表示图1使用的配准输出电路;

图5是用以校验图1所示一个时钟发生器单元相对于另一个时钟发生器单元的输出的自校误差检测逻辑的方框图;

图6表示用作图5所示自校误差检测逻辑中一个基本积木式部件的双轨校验器;

图7表示用于图5所示误差检测逻辑的误差树的一部分;

图8是一个误差报告逻辑的示意图，它构成图5所示误差检测逻辑的一部分;

图9是一个复位逻辑的示意图，它构成图1所示时钟发生器单元的一部分;

图10表示通过电源和地分离离开图1所示时钟发生系统的时钟信号;

图11是表示用以将时钟信号对时钟分配线的反射减至最小的终端的线路图，该时钟分配线将来自图1所示时钟发生器系统的时钟信号传送到图2所示的各个器件。

现在参见附图，首先参见图1，它表示根据本发明构成的一个时钟发生器系统。该时钟发生器系统（一般用参照号10表示）包括一对实际上同样构成的时钟发生器单元12a（主）和12b（副）。两个时钟发生器单元12a和12b都接收同一个输入信号，并提供相同的输出（时钟）信号。然而，只有主时钟发生器单元12a的时钟输出信号才用于其它的同步计时器件。如前所述，由于两个时钟发生器单元12a、16b结构上实际相同，因此，这里仅讨论主时钟发生器单元12a。然而，这种讨论显然同样适用于副时钟发生器单元12b，除非另有说明。