[发明专利]带有并行执行指令的装置的微处理机

说明书

本发明总的说来涉及计算机领域，更详细地说，本发明涉及微处理机的体系结构和提高指令执行速度的方法。

历来的计算机都是设计成使其顺序（即一个接一个）地执行指令的。尽管计算机指令的顺序执行确实使操作方法合乎逻辑、有条理，但始终存在着提高处理速率的要求。这就促使研究人员探索实现并行执行指令方案的方法。

要成功设计出能并行执行多个指令的计算机或微处理机，必须解决许多问题。例如，微处理机一般有一个含有上百个专用指令的指令集的体系结构。而计算一下某已知体系结构的各种不同编址方式下可能的操作码，其总数可能达数千个之多。将某已知指令集的全部可能的第一指令和全部可能的第二指令配对，不难得出数百万不同的组合。设计一台能执行所有这些各式各样指令组合的计算机是一项艰巨的任务。显然，设计的复杂性是如此之大以致难以处理。制造能在短时间内对执行这些指令对的并行计算机的整个指令集进行译码的译码器很困难。

制造能并行执行指令的计算机还涉及到这样一个问题，即它必须能运用为现有技术的计算机而设计的软件，即为按顺序执行程序（每一个时钟周期执行一个指令）进行操作的计算机而设计的软件。就是说，并行计算机必须看起来象在进行顺序操作一样。

稍后即将看到，本发明公开了一种能在一个时钟周期内执行两个指令的计算机系统。本发明的计算机是通过对一对选自某已知指令集的指令进行译码，然后并行执行这些指令以得出正确的结果而进行工作的。本发明一个突出的特点是，本发明的计算机系统当各成对的指令之间无寄存器相关性存在时，只并行发送出两个指令。

本发明公开了一种能在一个时钟周期内并行执行两个指令的计算机系统。该计算机系统包括一个双指令译码器，它在各指令之间无寄存器相关性存在时只发出两项指令，且该两项指令是属于计算机指令集之中的。

在一个实施例中，本发明的计算机系统包括第一和第二指令流水线装置，供执行计算机各指令之用。第一流水线装置工作时能执行整个指令集发出的任何指令，第二流水线装置则局限于执行预定的指令子集。该子集是根据通常所执行的指令而选取的。

系统中装设了一个寄存器相关性检查装置，用以识别一系列指令中的第一指令的目标寄存器。相关性检查装置还确定在执行指令序列中的第二指令的过程中是否使用目标寄存器。若不使用，则相关性检查装置指示出满足了第一种情况。此外还装设了一个用以确定该序列中的第一和第二指令是否处在预定子集内的装置。当两个指令都处在子集中时，确定装置就指示出满足了第二种情况。每当满足了第一和第二两种情况时，该对指令就可以并行发送出。

本发明的另一个特点是，每当第一或第二条件有一个得不到满足时，计算机系统就改为只发出序列中的第一指令。就是说，若第一和第二指令有寄存器相关性或者其中一个指令不是从预定子集中提取的，则计算机就改为进入在一个时钟周期内只执行第一指令的状态。在此状态下，序列中的第二指令是在下一个时钟周期期间发出的。

从下面的详细说明和本发明最佳实施例的附图可以更全面地理解本发明的内容，但这些最佳实施例和附图仅仅是为了说明和理解本发明而提出的，不应视为对本发明的限制。

图1示出了现有技术微处理机中央处理单元流水线执行机构。

图2示出了本发明的CPU流水线的执行机构。

图3是本发明所采用的双指令译码装置的原理方框图。

这里公开了一种带有在一个时钟周期内并行执行两项指令的装置的微处理机。在下面的说明中，为使读者全面理解本发明的最佳实施例，谈到了许多具体细节，例如具体的指令类型、微处理机类型等。但显然，熟悉本技术领域的人士都知道，没有这些具体细节同样还是可以实现本发明的。另一方面，为避免使本发明内容的叙述过于繁杂，这里对一些公知的电路、结构和方法就不再详述了。

本发明涉及一种在一个时钟周期内并行执行多个计算机指令的装置和方法。本发明最好在Intel公司制造的名为i 586^TM的微处理机上实施。i 586^TM微处理机是i 486^TM微处理机的一个改进机种。i 486^TM的体系结构的细节在许多出版物中有介绍。（Intel i 486^TM和i 586^TM都是Intel公司的商标。）虽然本发明书中经常提到的是i 586^TM的体系结构且各实例是引自同类指令中的，但不言而喻本发明并不局限这些特定的计算机。

流水线技术