[发明专利]半导体存储器件

说明书

本发明涉及半导体存储器件，更准确地说，虽然不是专门涉及在多位并行测试中使用不同操作模式的半导体存储器件，却涉及为正常操作所用的操作模式的半导体存储器件。

最近，由于半导体存储器件和存储阵列在精密度和增加存储单元密度两个方面都有了很大的进步，为检验这种存储器件的测试处理时，间已增大到大量浪费工作电流以及使效率降低的程度。由于低效率要求每个芯片中有更多冗余的存储器阵列，使半导体存储芯片的制造成本增加。为了减小对已知半导体存储器件持续的测试处理时间，通过使用并行测试技术对位组同时寻址。例如，可在1兆字节存储器件中使用一个4位组来执行并行测试;在4兆字节存储器件中使用一个8位组来执行并行测试;在16兆字节存储器件中使用16位或更多位的组执行并行测试。

一般而言，为执行多位并行测试，半导体存储器件必须能够存取多个位。一种途径是通过增加同时选定的存储器单元的列数来改进并行测试性能。存取多个位的一种已知方法是增加耦合在位线和I/O线之间的晶体管个数并在测试时一起激活。在这种情况下，这些晶体管为单列地址译码器、耦合到载有列地址译码器输出信号的列选择线的晶体管的各个栅极所控制。

附图中的图1原理性地示出用于执行多位并行测试的常规半导体存储器件。如该图所示，位线BL₁/BL₁-BL₄/BL₄连接到各自的读出放大器SA₁-SA₄，每个读出放大器以图1中所示方式和行译码器10共用多个存储器单元M₀将位线BL₁/BL₁到BL₄/BL₄连接各个对应的多个选通晶体管20中各自的源极上，晶体管的漏极分别连接到各个相应I/O线I/O₁/I/O₁-I/O₄/I/O₄，而晶体管的栅极共同连接到列译码器30的输出端。列地址译码器30接收由列地址缓冲器（未示出）产生的列地址信号XC_AA和XC_AB，并且也接收并行测试信号FTE。列地址译码器30的一个输出连接到选通晶体管20的栅极。

然而，当将大量位线如图1所示连接到一个列译码器30的输出端，并同时选择相应的大量的列时，便会产生下文所说明的问题。

首先，在列冗余操作时，用没有损坏存储器单元的冗余列来取代带有损坏存储器单元的正常列。在这种列冗余操作期间，列地址译码器30使所有连接的位线，即附图中图1所示的位线BL₁/BL₁-BL₄/BL₄，在并行位线测试中立即被存取。所以，要立即对较多位线寻址以减少测试时间，需将列地址译码器与较多位线相连接。然而，如果发现列译码器对与任何位线相连接的损坏的存储器单元进行选址，那么连接到由该列译码器所寻址的所有位线上的存储器单元必须用冗余的存储器单元所替换。另外，由于大量的存储器单元为一个译码器所寻址，所以发现由该译码器所寻址的损坏的存储器单元的概率相对大一些。这样，如果要提高并行位线测试速度，就需要违心地增加冗余存储器单元和冗余位线的个数。

其次，如果将多条位线（或列线）连接到单个列译码器30的输出端以便以图1所示常规方式存取位线BL₁/BL₁-BL₄/BL₄，则要将所有I/O线IO₁/IO₁-IO₄/IO₄同时连接到相应位线上。从I/O线IO₁/IO₁-IO₄/IO₄流出的电流对相应位线BL₁/BL₁-BL₄/BL₄进行预充电。所需总电流和由列译码器寻址的列数成比例地增加。因此，在并行测试期间，该半导体存储器件耗费掉较大功率。

本发明的最佳实施例旨在提供通过在正常模式期间以不同于测试模式所用的方式来驱动半导体存储器件，而能够减小并行测试期间电流损耗的装置和方法。

本发明的最佳实施例也将目标放在提供通过减少执行并行测试所要求的列数来提高冗余列的效率的装置。

按照本发明的第一方面提供一种半导体存储器件，它包含：