[发明专利]用于测试随机存取存储器的高速写方法

说明书

本发明涉及存储装置（动态随机存取存储器DRAM），具体地说，涉及一种测试高密度存储装置时，能够进行高速写操作的速写方法。

随着存储装置的集成度增高，为构成不同的电路图层，需要作更严格的处理。存储装置中元件的故障率决定于生产环境中存在的杂质，例如灰尘或其他污物。因为随着集成度的提高，元件的故障率也增加了，所以近来把测试电路设置在存储电路内部。

即使随机存取存储器（RAM）测试在存储装置本身内部执行，仍然存在随着集成度的提高，用于测试所需时间增加的问题。也就是说在进行高速RAM测试的现有技术中，该测试是按照测试信号用位乘以位（×4、×8、×16）作为单元来执行的。在现有技术中，由测试信号通过输入/输出（I/O）线写入乘数位（×bits），通过I/O线读出乘数位，由结果进行故障检测。因此，用于测试所需的时间将相等于集成度为乘数位所分的级数，即集成度越高，测试时间就越长。

在目的为减少测试时间的高速写方法中，因所有与一字线相连的存储单元的位线（B/L）同时连接到I/O线，所以当选择一条字线时，可以同时写入大量数据到存储单元。

然而即使只输入一个测试数据（1或0），用这种高速写方法也不可能把相同的数据（1或0）在内部写入与根据存储单元位置选择的一条字线相连的所有存储单元，这是因为由于DRAM结构上的原因在整个存 储装置中，与读写电路相连的一对位线中B/L和B／L位线的排列并不一致。而在存储器的某些区域中B/L和B／L位线是以B/L-B／L的顺序排列的，而在存储器装置的另一些区域中则是以B／L-B/L的顺序排列的，尽管在存储装置中这两种不同的排列是有规则地重复的。因此，一条字线与一些B/L位线相连的同时，它也与一些B／L位线相连。

本发明的目的是提供一种改进的用于测试RAM的高速写方法，用这种方法在高速RAM测试中，可以把相同的数据在内部写入与一条被选字线相连的所有存储单元。利用根据本发明的这种测试方法，当把测试数据加到测试RAM时，能够把相同的数据在内部和在外部写入存储单元。

为了达到上述目的，本发明的特征在于一种用于测试由第一存储区和第二存储区组成的整个存储单元阵列中，一对位线中B/L位线和B／L位线的相对位置是一致的（B/L-B／L）RAM的改进的高速写方法，在存储装置（RAM）中包括：用于把行地址信号传送到存储单元阵列的传送装置，上述传送装置包括行地址缓冲器和行译码器;用于将欲写入数据送进存储单元阵列中存储单元的数据供给装置，上述数据供给装置具有I/O驱动器和数据供给电路;具有多个第一存储区和多个第二存储区的存储单元阵列，上述多个存储区中的每一个都包括其读写电路和存储单元;以及用于把上述第一存储区和上述第二存储区与上述数据供给装置相连的多个门电路装置，上述门电路装置被连接在输入输出线和位线之间。

通过以下结合附图对最佳实施例的说明，可以清楚地看出本发明的上述及其它目的、特征和优点。

图1是现有技术用于测试RAM的高速写电路的电路图。

图2是根据本发明用于测试RAM的高速写电路的电路图。

下面将根据附图详细说明本发明。

图1是通常用于测试RAM的高速写电路的电路图。如图1中所示，用于传送行地址信号的传送装置包括行地址缓冲器6和行译码器5;用于供给要写入存储单元的数据的数据供给装置包括数据供给电路8′和两个I/O驱动器9和10。在存储单元阵列中形成多个存储区域，例如第一存储区1和第二存储区2，上述多个存储区中的每一个都包括把上述存储区与I/O和B／L输入/输出线相连的门电路装置，上述门电路装置包括金属氧化物半导体（MOS）晶体管MC1、MC2……。上述MOS晶体管MC1、MC2……受列选信号CL1、CL2……控制，并通过I/O总线4连接到上述数据供给装置的I/O驱动器9和10。如图1中所示，在存储单元阵列的第一存储区1和第二存储区2中，B/L和B／L位线在某些地方是以B/L-B／L的顺序排列的，而在另一些地方则是以B／L-B/L的顺序排列的。在图1所示的结构中，当来自系统控制器7的行地址信号通过地址缓冲器6加到行译码器5时，该行地址信号就被加到所选字线（（W0、W1……），以选择相应的存储单元。响应来自系统控制器7的信号，数据写操作把数据写入存储单元，数据供给电路通过I/O驱动器9和将数据（1或0）送到输入/输出线I/O和I／O上。输入/输出线I/O和I／O总是传送相反的两种数据。然后根据列选信号CL1、CL2……，位线B/L和B／L连接到输入/输出线I/O和I／O，从而将测试数据写入存储单元。